[发明专利]半导体器件、静电放电保护元件及防护绝缘击穿的方法

说明书

本发明涉及半导体器件、静电放电保护元件的技术及静电击穿防护方法，更具体地说涉及MOS晶体管的绝缘击穿技术。

在半导体器件中，特别是在包含一个MOS晶体管的集成电路中，从外界到达信号输入/输出部分的静电放电很容易引起栅极绝缘击穿，因此，对输入/输出部分提供一个静电击穿保护元件是很必要的。

图1为在日本专利申请平No.2-238668中描述的传统半导体器件的静电放电保护元件的平面图，而图2为传统静电击穿保护元件的截面示意图。

在这些图中，标号3表示栅电极，5表示漏极接板，6表示栅极接板，7表示源极接板，8表示阱接板，9表示用于与P阱相连的P⁺扩散层，10表示源极，11表示漏极，12表示P阱，20表示用于连接栅电极与阱的铝布线，21表示用于与阱相连的P⁺扩散层，22表示用于将栅电极与阱相连的接触孔。此外，13表示栅氧化膜，而14表示场氧化膜。

在此传统技术中，作为被保护元件的内部电路和输入/输出焊盘与漏极11相连。栅电极3通过铝20与P阱12、接孔22及P⁺扩散层21相连。另外，P阱12通过P⁺扩散层9与地电极相连。

下面将对此静电击穿保护元件的作用进行描述，当对与输入/输出焊盘相连的漏极11施加高压时，在漏极11与阱12间的结内产生击穿，而电流从漏极11流到阱12，由此内部电路被保护。即使在击穿期间流过P阱12的电流使P阱12的电势上升，栅电极3与P阱12相连，而栅电极3及阱12具有大约相等的电势，因此，栅电极3与P阱12间的电位差不会造成栅绝缘膜损坏。

然而，在传统的静电放电保护元件中，扩散层与阱之间结内的击穿被用于静电保护，结的击穿电压依赖于结部分的杂质浓度，其通常为8到10V。另一方面，MOS晶体管的栅氧化膜在与膜厚无关的情况下会被大约不低于15MV/cm的电场击穿。因此，如果为了使MOS晶体管制作精细而栅氧化膜被制成较薄时，使栅绝缘膜击穿的电压会变得低于结的击穿电压。

例如，在4nm膜厚的栅氧化膜中，栅氧化膜在6V产生绝缘击穿，而这很明显地低于8V的结的击穿电压。其结果，在结的击穿被用作保护元件的功能的情况下，就无法保护内部MOS晶体管。

本发明的一个目的是提供一种静电放电保护元件，其通过在低于使栅绝缘膜击穿的电压下工作防止内部电路的栅绝缘膜击穿，半导体器件包括此静电放电保护元件，及一种静电击穿防护方法。

根据本发明的半导体器件可以防止由于从外界到达包括MOS晶体管的集成电路的信号输入/输出部分的静电放电所产生的栅绝缘膜击穿。在此半导体器件结构中，通过放置在接触孔面积内的栅电极限制阱接触孔与阱的接触面积，从而可升高与阱的连接电阻。

在此情况下，最好将接触孔与阱的连接电阻设置成在该值情况下，使MOS晶体管的寄生双极晶体管在低于使栅绝缘膜击穿的电压下处于导通状态。

此外，根据本发明的另一个半导体器件包含：

一种导电型的阱，其形成于一种导电型半导体基片内的表面层部分之上，并具有高于半导体基片的杂质浓度；

相反导电型的一源极和一漏极，它们形成于一种导电型阱内的表面层部分之上，并被沟道区域分隔；

一种导电型的阱接触区域，其形成于一种导电型阱的表面层部分之上并由场绝缘膜与源极和漏极隔离；

一接触孔，其形成在半导体基片的表面内并连接阱接触区域上的金属布线与阱接触区域；

一栅电极，其形成在从栅绝缘膜到达半导体基片表面的沟道区之上；及

一栅电极，其形成在阱接触孔区域内，该阱接触孔区域从栅绝缘膜到达半导体基片的表面；

然后，漏极与输入/输出线相连，而所述源极、栅电极及阱接板与地电势或作为源极布线的源极电势相连。

在此情况下，通过这样一种结构可以通过形成在阱接触孔区域内的栅电极限制与一种导电型的阱的接触面积。

此外，通过这样一种结构，可以通过将形成于阱接触孔中的栅电极设置在阱接板的两侧上也可限制与一种导电型阱的接触面积。

另外，通过这样一种结构即通过将形成于阱接触孔区域中的栅电极设置成围绕阱接板外围的形式也可限制与一种导电型的阱的接触面积。

还有，通过这样一种结构即将形成在阱接触孔区域中的栅电极设置在阱接板的中心部分也可限制与一种导电型阱的接触面积。

此外，通过将形成在阱接触孔区域中的栅电极与形成在沟道区上的栅电极相连的这样一种结构也可限制与一种导电型阱的接触面积。