[发明专利]半导体及其有关方法

说明书

技术领域

本发明涉及半导体的一种制造方法。

背景

硅元件经常用铝作为例如基极和发射极的接点，这有以下的缺点：铝的存在可能通过薄的pn结形成尖峰脉冲，从而产生短路。若采用纯铝，硅能从表面扩散到铝中，在铝接点下留下孔隙或非均匀部位。若采用铝和硅的合金，则硅能以沉淀的形式淀积在接点部位，接触电阻增大。

为避免上述铝与硅直接接触时产生的缺点，通常在硅层与铝之间采用了例如TiW的阻挡层。在此情况下，必须将接点表面底下的n型和P型硅都掺杂，以达到降低接触电阻的目的。为避免n⁺区和P⁺区之间产生雪崩击穿，该两区必须分隔开。两部位分隔开的间距对元件的特性很重要。分隔的方法有好几种。一种常用的方法是通过两独立的掩蔽层注入掺杂剂。第二个掩模必须与第一个掩模对齐。对齐时产生的误差总是会在各层之间产生一些侧面误差。

若元件要掺以受主杂质和施主杂质，如实际上所有半导体的情况那样，掩膜处理必须分两次进行：一次是在用P杂质掺杂之前屏蔽掉不应暴露给受主杂质的各部分，另一次是在用n杂质掺杂之前屏蔽掉不应暴露给n施主杂质的各部分。此外，为真正掺杂到所要求的各部位，掩模尺寸的选定和掩模的敷设必须极其小心地进行。这里还有杂质不能完全限制在不受保护的区域的风险。

美国专利说明书4,451,844介绍了一种半导体器件，用一层多晶硅覆盖住元件的有源部位制造出来。掺杂时覆盖住元件各部分使用的掩模敷在多晶硅顶上，元件通过多晶硅层进行掺杂。

美国专利说明书5,451,532介绍了一种制造双极晶体管的方法，采用多晶硅层作为发射极和掩模，多晶硅层作为发射极时突出晶体管表面，另一方面与侧壁间隙一起作为对基极接点进行掺杂时的掩模，环绕发射极四周围。

发明概述

因此，本发明的目的是获取一种能高度精确地将半导体中的n⁺区和P⁺区分隔开的方法。

本发明的另一目的是在n⁺区和P⁺区之间的间距极小的情况下使间距高度精确。

本发明的另一个目的是使多晶硅区所环绕的部位面积高度精确。

本发明还有另一个目的，即获取一种无需两个分立的掩模就可以对半导体元件的n⁺区和P⁺区进行掺杂的方法。

本发明达到上述目的是通过这样的措施达到的：在用传统的方法对元件进行掺杂之前，在元件上淀积上至少一个由一种材料或复合材料制成的形状可选定且能高度精确加以界定的部位(11’，11″)，其厚度厚到不会被掺杂剂离子所穿透的程度，以达到限定一个或多个掺杂部位的目的。

使用的材料可以是多晶硅、氮化硅Si₃N₄或诸如TiSix、CoSix或WSix之类的硅化物，也可以是任何这些材料与/或氧化物的混合物。

本发明的好处如下。

制造过程中无需另外的掩蔽工序就可以极小间距将n⁺区和P⁺部位分隔开，精确度高于0.1微米。

覆盖住多晶硅部位底下的元件的SiO₂部位，其表面质优，引起漏泄电流的晶体缺陷和表面状态极少。

若元件的先前处理过程包括多晶硅层的淀积工序，则本发明的方法比现有技术的方法可以少一道掩蔽工序。这一点尤其是在制造BiCMOS的工艺(即MOS元件和双极元件一起使用时)中特别有用。附图简介

下面参看个别附图更详细地说明本发明。

附图中：

图1是准备按本发明进行处理的硅元件一部分的横截面；

图2A至2F示出了本发明第一实施例制造元件过程的不同阶段，元件以横截面示出；

图2G示出了元件按本发明第一实施例处理之后准备按现行方法进一步处理的横截面；

图3A至3E示出了本发明的第二实施例制造元件过程的各不同阶段；

图3F示出了元件按本发明第二实施例处理之后准备按现行方法进一步处理的横截面；

图4是按本发明的一个实施例处理得出的元件的剖面示意图；

图5是按本发明另一个实施例处理得出的元件的剖面示意图；

图6是按本发明又另一个实施例处理得出的元件的剖面示意图。

实施例详细说明