[发明专利]保护电路

说明书

本发明涉及一种防止静电放电——即所谓的ESD的保护电路。这种保护电路用来保护集成电路，尤其是保护射频应用的集成电路免受正、负电压脉冲损害。

对应集成电路来说经常发生的问题是发生静电放电。静电放电可以增大到很高的程度，并且随后的放电可能造成很大的破坏。

如今二极管用来防止这种ESD脉冲的损害。这些二极管的缺点在于击穿电压较高。这就意味着在某些情况下，不可能充分有效地保护电路。

如以前所公知的那样，US A 5568346披露了一种保护电路，这种电路用来保护集成电路免受ESD脉冲的损害，这种特定的电路包括二极管。图1示出了这种保护电路的一个实例。在其正电位Vcc-焊盘2与地焊盘3之间加有外加电压的集成电路1可以受到保护，以免受ESD脉冲6的损害，ESD脉冲可能是由于Vcc-焊盘2或电路输入焊盘4处的静电放电而产生的。

输入焊盘4与地焊盘3之间的正ESD脉冲会经二极管5b由主保护器7短路到地焊盘。当负ESD脉冲的幅值超过二极管5a的正向压降时，负ESD脉冲会与地焊盘3短路。

如果一个ESD脉冲发生在Vcc-焊盘与输入焊盘之间，则该电路借助于主保护器受到保护。所述主保护器也可以由反向偏置二极管构成。但是，通常采用更复杂的以晶体管为基础的解决方案。

上述保护电路的问题在于，它不允许负输入信号施加给输入焊盘4，因为如果其幅值超过二极管5a的正向压降，则这些信号将立即从地焊盘3上去除。但是，只要其幅值小于电压Vcc与二极管5b的正向压降之和，正信号就可以施加给输入焊盘。

为了还能够控制输入焊盘上的负电压电平，可以去除二极管5a。在这种情况下，负ESD脉冲会产生一个电压，该电压很高以致于二极管5b会击穿。该击穿电压为实际大小，集成电路1即使在较低电压电平时也可能被损坏。

本发明的一个目的在于提供一种保护电路，在一种灵活和有效的方式下，这种保护电路保护集成电路免受ESD脉冲损坏，尤其免受属于保护电路的且接至集成电路的输入焊盘处的负ESD脉冲损害。

本发明的附加目的在于，包括在保护电路的输入焊盘应具有较低的阻性损耗和容性损耗，并且有很小的部分耦合到衬底上。

用一种保护电路实现这些目的和其他目的，这种保护电路包括至少一个PNP晶体管，该PNP晶体管的集电极接至输入焊盘，其发射极接至集成电路的Vcc-焊盘或者接至其地焊盘。该保护电路还可以包括一个主保护电路，该主保护电路连接在Vcc-焊盘与地焊盘之间，该主保护电路如此设置以便在它们之间实现免受ESD脉冲损害的保护。该晶体管的基极可以直接或者通过具有阻值的电阻接至其发射极。另一方面也可以使其悬空，即不连接。

这种PNP晶体管优选为横向型，在其集电极与发射极之间有一预定距离，这种晶体管可以具有在掺杂到第一导电类型的公共衬底上与输入焊盘成一整体的优点。

输入焊盘可以包括一个优选为八边形的金属层、至少一个第二导电类型的下面的掺杂层、一个包围下面的掺杂层的绝缘材料沟道和包围该沟道的低阻性去耦装置。

低阻性去耦装置可以包括扩散衬底触点和/或具有导电材料如钨或高掺杂型多晶硅的深触点，衬底触点优选借助CVD工艺填充。

本发明的一个优点在于，ESD保护的击穿电压可以通过适当选择电阻的阻值和PNP晶体管集电极与发射极之间的距离来适用于一种具体的应用。

根据以下的说明，本发明的其他优点将会很明显。

以下将参照附图2-8更详细地描述本发明，这些附图仅仅表示说明本发明，而并不限制本发明的范围。

图1示意性地示出了根据已有技术的保护电路。

图2示意性地示出了根据本发明第一优选实施例的保护电路。

图3示意性地示出了根据本发明另一实施例的保护电路。

图4示意性地示出了根据本发明又一实施例的保护电路。

图5示出了一种横向型PNP晶体管的断面，这种晶体管用于本发明的保护电路中。

图6以从上面观看的方式示出了一种横向型PNP晶体管。

图7示出了一种横向型PNP晶体管和用于本发明的保护电路中的一种输入焊盘的断面。

图8以从上面观看的方式示出了一种横向型PNP晶体管、一输入焊盘和这二者之间的连接。