[发明专利]半导体存储器件

权利要求书

1．一种半导体存储器件，其特征在于包含：

多个单元阵列；

多个解码器，其选择单元阵列中的单元；

多个读出放大器列，设置在单元阵列间；

多个读出放大器选择电路，接收多个地址值，并提供选择相关的读出放大器列中的至少一个读出放大器的选择信号，该读出放大器选择电路至少根据两个低有效地址值提供格雷码顺序的选择信号值。

2．根据权利要求1所述的半导体存储器件，其特征在于：

读出放大器选择电路及读出放大器列按对应于格雷码顺序的顺序设置在半导体存储器件内。

3．根据权利要求2所述的半导体存储器件，其特征在于：

存储单元阵列按格雷码的顺序设置。

4．根据权利要求1所述的半导体存储器件，其特征在于：所选的解码器与相应的读出放大器选择电路对相邻设置，通过解码器的存储单元选择包括选择至少一个字线，根据与相应的读出放大器选择电路对的选择信号的逻辑乘选择字线。

5．根据权利要求1所述的半导体存储器件，其特征在于：

地址值除了包括低有效地址值外还包括高有效地址值；及

所选的读出放大器选择电路接收至少一个低有效地址值及被解码的高有效地址值。

6．根据权利要求5所述的半导体存储器件，其特征在于：

可通过两个低有效地址值的变化产生格雷码，该变化包括第一结构，第二结构，第三结构及第四结构；

至少一个读出放大器选择电路对应每个变化，对应于第二变化的读出放大器选择电路接收两个低有效地址值中的一个，而另一个低有效地址值由对应于第三变化的读出放大器选择电路接收。

7．根据权利要求5所述的半导体存储器件，其特征在于：

可通过两个低有效地址值的变化产生格雷码，该变化包括第一结构，第二结构，第三结构及第四结构；及

至少一个读出放大器选择电路对应每个变化，对应于第一变化的读出放大器选择电路接收被解码的低有效地址值。

8．根据权利要求1所述的半导体存储器件，其特征在于：

解码器通过字线选择行方向上的单元阵列中的单元；每个读出放大器列中的读出放大器在行的方向上通过位线与单元阵列中的单元相连，每个读出放大器中的读出放大器具有形成Z形的读出放大器排列结构的交替的位置。

9．根据权利要求8所述的半导体存储器件，其特征在于：

Z形的读出放大器排列结构包括在相隔位置交替设置的读出放大器以在读出放大器列的一侧形成奇数个读出放大器而在另一侧形成偶数个读出放大器。

10．一种半导体存储器件，其特征在于包含：

多个块，每个块包括多个读出放大器选择电路；

根据被解码的高位地址值选择半导体存储器件内的块；

块内的读出放大器选择电路被根据至少两个有效地址值中的顺序变化进行选择，顺序的变化对应格雷码。

11．根据权利要求10所述的半导体存储器件，其特征在于：

同一块中的每个读出放大器选择电路包括用于逻辑组合被解码的高位地址值的输入逻辑电路。

12．根据权利要求11所述的半导体存储器件，其特征在于：

至少一个读出放大器选择电路的输入逻辑门逻辑组合低位地址值；

至少另一个读出放大器选择电路的输入逻辑门逻辑组合被解码的低位地址值。

13．根据权利要求10所述的半导体存储器件，其特征在于：

每个读出放大器选择电路当被选择时激发一个选择信号；

读出放大器列对应每个读出放大器选择电路，每个读出放大器列包括多个读出放大器。

14．根据权利要求13所述的半导体存储器件，其特征在于包括：

多个存储单元阵列；

读出放大器列包括：

设置在每个存储单元阵列的第一侧上的读出放大器列及设置在每个存储单元阵列的第二侧上的读出放大器列；及

读出放大器列中的读出放大器包括与存储单元阵列的第一侧耦合的偶数个读出放大器及与存储单元阵列的第二侧耦合的奇数个读出放大器，对应于相应的激发选择信号，至少选择一个偶数和奇数读出放大器。