[发明专利]半导体存储器件

说明书

本发明涉及半导体存储器件，更具体的涉及选择与存储单元阵列的位线相连的读出放大器的半导体存储器件。

通过首先对半导体存储器件的结构的描述会对本发明的各个实施例有更清楚的了解。图5为包含与存储单元阵列的位线相连的读出放大器的半导体存储器件的示意图。半导体存储器件用标号500表示，且包括多个排列为阵列的存储单元，示出了用502-0及502-1表示的其中的两个阵列。标号504特别示出两个存储单元。

存储单元504包含在行方向上(图5中的水平方向)排列的栅极。字线可以与同一行内的栅极共同相连。图5中示出阵列502-0的字线“WL”。在此结构中，是根据相关的字线选择行中的单元。存储单元504包括源极和漏极，在此情况下，这些端子可在列方向上排列，并与位线相连。图5中的位线表示为BL1-BL8。因此，可以通过相应的字线和位线选择一个单元。对于某些存储单元类型，存储单元可预先充电(或放电)，并因此指示所存储的逻辑值。另外，半导体存储器件500可以同时从所选的单元读取数据和将数据写入其中。

如图5中所示，位线(BL1-BL8)与用SA1-SA4表示的读出放大器相连。具体地说，位线BL1及BL2与读出放大器SA1相连，位线BL3及BL4与读出放大器SA2相连，另外，位线BL5及BL6与读出放大器SA3相连，位线BL7及BL8与读出放大器SA4相连。

图5中的读出放大器可被认为是排列为“Z”字形。也即，阵列502-0的存储单元交替与读出放大器SA1及SA3相连，其形成读出放大器列506-0，而读出放大器SA2及SA4构成另一读出放大器列506-1。

图8中示出半导体存储器件的更高级的方框图。图8中的半导体存储器件用标号800表示，其包含交替设置在存储单元阵列804-0到804-2间的读出放大器列802-0到802-2。读出放大器列(802-0到802-2)与相应的读出放大器选择电路(用808-0到808-2表示)相连。所示出的读出放大器列(802-0到802-2)还与存储单元阵列(804-1到804-2)的位线BL相连。

读出放大器选择电路(808-0到808-2)在读出放大器列(802-0到802-2)内选择读出放大器。

除了通过位线与读出放大器列(802-0到802-2)相连外，存储单元阵列(804-0到804-2)还通过字线(用WL表示)将与解码器806-0到806-2相连。解码器(806-0到806-2)通过选择字线选择行方向的单元。

图8中通过读出放大器选择电路808-1到808-2示出读出放大器选择电路(808-0到808-2)的一般结构。所示出的读出放大器选择电路804-1包含两个与非门(808-00及808-01)，一个或非门810-0，两个非门(812-00及812-01),p-型晶体管814-0，及n-型晶体管816-0。在同一种形式中，所示出的读出放大器选择电路808-2包含两个与非门(808-10及808-11)，一个或非门810-1，两个非门(812-10及812-11),p-型晶体管814-1，及n-型晶体管816-1。

现在描述读出放大器选择电路808-1的一般操作。读出放大器选择电路808-1接收作为输入的块选择信号。块选择信号A1提供给与非门808-00，其提供作为输出的选择信号BSEL1。相应的，当A1信号是有效时(所有到达与非门808-00的输入是高电平)，BSEL1信号被驱动到低电平。所示出的BSEL1信号提供给读出放大器列802-1及与非门808-01。根据BSEL1信号时间及其他选择信号(未示出)，由解码器806-0选择一字线。所选的字线导致在存储单元阵列804-0中的一存储单元行的选择。

接着读出放大器电路808-1的描述，对应于低BSEL1信号，与非门808-01的输出被驱动到高电平。由非门812-00对高电平值进行转换并作为输入提供给或非门810-0。或非门810-0接收作为另一个输入的读出信号SENS。因此，当SENS信号和非门810-0的输出都为低时，或非门810-0的输出将被驱动到高电平。此值将被非门812-01倒相并提供给晶体管814-0的的栅极。晶体管814-0将导通，结果导致驱动信号SAP-0变为高电平。此时，来自或非门810-0的输出还提供给晶体管816-0的栅极，结果导致驱动信号SAN-0被驱动到低电平。