[发明专利]具有薄板的片上引线型半导体器件及其制造方法

说明书

本发明涉及具有片上引线(LOC)结构的半导体器件及其制造方法。

随着大存储容量的存储器件，如静态随机存取存储器(DRAM)的发展，这种器件的半导体元件在尺度上已被加大，并且与以往相比一个存储器的封装要占用相当大的空间。因此近些年来，在含有封装内占用大空间的半导体元件的封装设计技术领域，已经提出一种LOC结构的封装结构。

同时，随着扩散技术的发展，半导体元件可做得更小，使得具有同样容量的半导体元件几乎是逐年在减小尺寸。

顺便说说，封装的外尺寸是标准化的，即使所包含的半导体元件被减小，就外形尺寸来说，封装几乎不能减小尺寸。因此，当产品周期进入成熟阶段后，封装的半导体元件若具有LOC结构封装时势必会占用减小的空间。

然而，由于半导体元件占用相对于封装尺寸的小空间，生产量被减小，在封装中产生大的翘曲，并且在这种封装中还产生大的热阻。下文将做详细说明。

本发明之目的在于增加LOC型半导体器件的生产量。

根据本发明，在LOC结构的半导体中，一块具有与半导体元件大致相同厚度的薄板被安置在半导体元件的外围区域内。其结果，在具有LOC结构并包括一片相对于封装尺寸仅占用一小块空间的半导体元件的封装中，在内引线的上表面上的树脂厚度和内引线下表面的树脂厚度不均衡的区域在半导体元件的外围区域会被减少。

薄板可起母条作用，以通过使用一导电材料并通过相应的焊丝将半导体元件上的电极和内引线连接起来来发挥电源的效果。

通过下文的描述，与现有技术比较，并参照附图，会对本发明有更清楚的理解。

图1是表明LOC结构的现有技术半导体器件的平面图；

图2是沿图1的Ⅱ-Ⅱ线剖取的剖面图；

图3是表明LOC结构的第二现有技术半导体器件的平面图；

图4是沿图3的Ⅳ-Ⅳ线剖取的剖面图；

图5A-5D是解释制造图3和图4的半导体器件的方法的剖面图；

图6是解释在图3和图4的半导体器件中所产生的问题的平面图；

图7是表明根据本发明具有LOC结构的半导体器件的第1实施例的平面图；

图8是沿图7的Ⅷ-Ⅷ线剖取的剖面图；

图9A-9E是解释制造图7和图8的半导体器件的第一方法的剖面图；

图10A-10E是解释制造图7和图8的半导体器件的第二方法的剖面图；以及

图11是表明根据本发明具有LOC结构的半导体器件的第2实施例的平面图。

在说明优选实施例之前，参照图1、2、3、4、5A-5D和6来解释采用LOC结构的现有技术半导体器件。

图1是表明LOC结构的现有技术半导体器件的平面图，而图2是沿图1的Ⅱ-Ⅱ线剖取的剖面图。

在图1和图2中，电极2在封装中占据大空间的半导体元件1A的中央被安置成单列。由内引线31、外引线32和母条33构成了引线框架3。

借助于粘结带4将每根内引线31牢固地保持在半导体元件1A的前端，并借助于焊丝5将内引线31连接到相关的电极2。母条33被安置在电极2和内引线31之间。焊丝5跨过母条33。

如图1所示，外引线32是从偏离封装中央的各个位置引出的引线，如剖面图所示。

标号6代表密封树脂层。在内引线31上的该密封树脂层6的厚度T1等于在该半导体元件1A下边的密封树脂层6的厚度T2。同时，在内引线31上的密封树脂层6的厚度T1不等于在内引线31下边的密封树脂层6厚度T3，具有非均衡厚度的密封树脂层6的区域R很小，这是因为半导体元件1A在封装中占据着大的空间。

在图2中，标号7代表悬浮引脚。

图3是表明LOC结构的第二现有技术半导体器件的平面图，而图4是沿图3的Ⅳ-Ⅳ线剖取的剖面图。

在图3和图4中，封装包含一块在该封装中仅占很小空间的半导体。具有非均衡厚度的密封树脂层6的区域R很大，这是因为半导体元件1B在封装中占据一小的空间。

下面将参照图5A-5D来说明制造如图3和图4的半导体器件的方法。

首先，参照图5A，将具有电极2的半导体元件1B和具有内引线31、外引线32和母条33的引线框架3放置入位。然后，使粘结带4与内引线31粘结，再使半导体元件1B与引线框架3粘结。

接着，参照图5B，用各自的焊丝5将半导体元件1B的电极2与相对应的内引线31连接。