[发明专利]可修改的半导体电路元件

说明书

本发明涉及半导体电路，特别涉及具有多导电层的电路。

在半导体集成电路芯片的设计和开发中，通常需要多次重复直到达到理想的设计。在每次重复时，测量和分析性能特性，进行调节调整到需要的性能。此外，当设计要求改变时，还需要进一步的改变。这些结果对于必须由标准的元件设计用于每个新产品或应用的专用集成电路(ASIC)芯片特别重要。

要避免每次重复时消耗大量的成本和时间延迟再生多层芯片需要的多层掩模，ASIC芯片通常提供有额外的单元、或栅块或其它标准功能的电路元件。这些单元可以包括复杂的块或可以为简单的电子元件。当一个新的重复需要修改设计时，根据现有主电路的需要操作地连接或断开备用单元，对现有芯片进行经验修改。这样能迅速地测试设计修改方案，同时不必为新掩模工件组(work set)花费大量的成本。可以通过切断现有的金属条，或淀积导电的“跨线”连接已有导电路径的聚焦离子束(FIB)技术进行修改。由于这可用于向备用的单元提供电源，和/或将这种单元的输入或输出连接到主电路，由此将其插在电路中。

此外，使用电路元件的备用单元对于在设计原型中执行FIB修改证实的经验修改同样很有用，因为所需的电路元件已存在于多掩模层上，通常仅需要修改一个金属掩模层将单元连接到主电路内。由此，不必改变大多数现有的掩模，并且不必使用对于有效和可靠地制造不实用的FIB技术就可以制造修改的电路。

虽然使用电路元件的备用单元和FIB修改对于一些现有集成电路的开发很有效，但通常不适合在许多较新的芯片上，特别是金属层数不断增加的那些芯片上的越来越精细和稠密的金属图形。这是由于可能需要访问的金属条在其它金属层下将不能访问。如果需要切断条或连接跨线条，同时不损坏必须保持不受影响的叠置电路，这样做是不现实的。

本发明通过向具有衬底的集成电路芯片提供几个叠置的金属层克服了现有技术的局限。下金属层与衬底相邻，上层设置在下层上并与下层隔开。芯片具有包括多个电路元件和多个存取元件的电路，每个存取元件关联并电连接到一个电路元件。每个存取元件包括下层中的第一和第二端子，以及上层中细长的跨接元件。跨接元件有叠置并电连接到第一端子的第一端，以及叠置并电连接到第二端子的第二端。可以连接一个端子以提供电源或到相关电路元件的输入或输出的连接。然后通过切断跨接元件、或通过将跨接元件连接到芯片上其它的电路使电路元件的操作失效或使能来修改芯片。

图1为根据本发明的优选实施例集成电路芯片的简化平面图。

图2为根据图1的实施例电路元件的放大图。

图3为根据图1的实施例一对存取元件的放大图。

图4为沿图3的线4-4截取的存取元件的剖面图。

图5为在修改的情况中根据图1的实施例的一对存取元件的放大图。

图1示出了具有多个互连电路元件或单元12的专用集成电路(ASIC)芯片10，每个通常具有一个标准化的功能，设置这些元件或单元提供定制的芯片功能。虽然为清楚起见示出了有限数量的大单元，实际的芯片通常含有成千上万个单元，并正在继续增加。芯片电路包括几个备用电路元件或额外的单元14。选择的备用元件或单元具有当芯片设计细化时，例如在开发和原型设计期间可能需要的功能。一些备用单元通常与主电路元件12断开，为了测试设计变化，其它的可以电连接，可以可选地断开。

如图2所示，每个备用单元14包括一个功能电路块16和一个或多个存取元件20，在示出的例子中优选两个。在通常的情况中，电路块16有一个逻辑电路，包括一组互连栅，具有逻辑输入线22和输出线24。输入和输出线连接到各存取元件，如下所述。存取元件20有从单元14延伸出的各外连接线26，如果需要可以连接到其它电路。在另一实施例中，电路块可以包括在集成电路上使用的任何电路或部件，带有提供到包括的电路上任何电节点的连接的一个或多个存取元件。电路不必为数字逻辑电路，但可以包括任何电子部件或包含有源模拟元件或无源部件的部件。存取元件不必连接到输入或输出线，但可以附加地或替换地连接到任何电源、地、时钟、控制、信号或其它电路元件可能使用的线，对于使能、失效或修改电路功能很有用。

示出的单元14为通常与其它电路断开的备用单元，以便连接26终止在存储元件。然而，对于包括在芯片的主电路内的电路元件，即根据初始的制造可选地连接的电路可以使用相同布局。此时，连接26连接到其它电路元件以提供电路的集成。当存取元件如此用在主(非备用)元件中时，存取元件为向相关线提供电连接的唯一通路。