[发明专利]分选互补金属氧化物半导体芯片的非接触、非侵入方法

说明书

本发明总体涉及半导体和集成电路的设计与制造，尤其涉及通过使用非接触、非侵入磁感应检验具有诸如互补金属-氧化物半导体(CMOS)器件的微型半导体元件的园片的改进方法。

现代电子设备使用各种各样的集成电路来执行各种逻辑功能，包括例如手表的简单设计，以及包括例如数据处理系统的更复杂的设计。集成电路(IC)基本上由例如逻辑门，放大器，反相器等许多互连电路元件组成，而这些互连电路元件又由例如晶体管，二极管，电阻等电子元件构成。这些元件都是微型化的，制作在公共衬底上。

集成电路的衬底由诸如硅或锗的半导体材料构成，以一定的分布对这些材料进行掺杂(同特定的杂质混合)产生固体元件，例如互补金属-氧化物半导体(CMOS)器件。IC可以是单层的，在衬底上的电路元件间形成互连导线；也可以是多层的，在相邻层和非相邻层间形成互连通路。

IC芯片一般由园片加工工艺制造。根据这种方法，较大的半导体晶片首先被加工成薄形平片(园片)，常常呈圆形。然后对园片的表面进行掺杂或刻蚀，可能形成多层，以在单个园片上形成许多芯片，即每一个芯片都可以单独从园片上分离，以作为单个器件使用。给定园片上的芯片可以是完全相同的，也可以在单个园片上分布着不同功能类型的芯片。把园片物理切割成小片以使芯片(IC)分离开。然后给每一个IC连接上导线(用于以后同其它电子或电源电路互连)，并封装在保护外壳中。可以由一个园片制作出许多芯片。

ICs尤其用作大量的计算机元件，例如微处理器，专用集成电路(ASICs〕，外围设备，控制器，随机存取存储器等。随着高速计算机的出现，对于这种ICs的工作要求更高，例如要求其工作在100MHz或更高。由于只有芯片工作在特别高的速度下，某些缺陷才可能被发现，因此用于高速计算的IC的某些缺陷在制造过程中经常很难被检测到。因而有必要提供用于在接近工作条件下测试ICs的技术。

已经发明了通过IC引线连接到适当的测试设备的用于测试CMOS芯片的方法。这种测试设备检测(扫描)各种逻辑信号，并给芯片上的各种测试电路提供功率。然而用于测试的IC引线要求芯片至少部分被封装(如果不完全封装)。希望能在封装前确定失效芯片，因此不必对测试结果为失效的芯片执行后面的封装步骤。

在制造过程中尤其希望尽早确定失效芯片。典型的制造CMOS芯片过程包括大约120个步骤，其中大约一半步骤用于形成实际的电路元件，大约一半步骤用于形成元件的互连。如果随着制造过程的进行，能在各个步骤测试芯片，则不必再执行后面的(昂贵的)制造步骤。

现有技术还包括允许来自测试部件的引线或探针与芯片上的电路元件直接接触的方法，不要求外部引线先连接到IC。然而由于要与芯片或芯片上的元件进行实际的物理接触，因此这种方法可能会带来损伤芯片的问题。其它的侵入测试技术会降低园片的成品率，有时仅在测试之后形成损坏，因此，在测试期间芯片可能显示工作正常，但其后变成失效。通过在园片上，邻接芯片处提供划片槽(kerf)结构使损伤减至最小，该结构中的测试电路用于确定该芯片是否合格。然而使用划片槽很难测试较大的芯片，即测试距离该划片槽有相当距离的电路(位于芯片边缘的)部分。

根据以上所述，希望提供检测集成电路缺陷的改进方法，使得能在芯片制造过程中一个或多个中间步骤中执行，并避免损伤芯片。如果该方法能较早应用于电路的任何部分或任何元件，而不论它们与芯片的边缘距离远近，则该方法更加优越。

本发明的一个目的是提供区分出失效集成电路的方法。

本发明的另一个目的是提供在园片制造的一个或更多的中间步骤中可以实现的方法。

本发明的又一个目的是提供非接触和非侵入的方法，以避免测试对芯片造成损伤。

一种测试集成电路的方法可以达到上述目的，它通常包括以下步骤：在集成电路的衬底上制造多个电路元件，至少为一个电路元件形成包括非接触发射元件的测试电路，以及激励具有该测试电路的该电路元件，因而可以以非接触、非侵入的方法通过该发射元件探测该测试电路的输出。该方法可以在园片加工期间现场应用于多芯片的园片上，即应用于制造过程的中间步骤，尤其用于早期步骤中，例如淀积多晶硅层后，但在多晶硅层上淀积一层或多层金属之前。