[发明专利]三重阱结构的半导体集成电路的制造方法无效
| 申请号： | 99102810.4 | 申请日： | 1999-03-05 |
| 公开（公告）号： | CN1228611A | 公开（公告）日： | 1999-09-15 |
| 发明（设计）人： | 内田哲弥 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | H01L21/82 | 分类号： | H01L21/82;H01L27/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 穆德骏,余朦 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 三重 结构 半导体 集成电路 制造 方法 | ||
1．三重阱结构的半导体集成电路的制造方法，其特征在于，在氧化硅膜的腐蚀掩模中同时使用埋入的杂质层的离子注入掩模，利用该腐蚀在一片芯片上形成两种膜厚的栅极氧化膜。
2．三重阱结构的半导体集成电路的制造方法，其特征在于，在N型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入P型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后按照通常的半导体制造工序形成栅电极、源和漏扩散层。
3．如权利要求2所述的三重阱结构的半导体集成电路的制造方法，其特征在于，所述抗蚀剂掩模的区域是需要外部电源电压的输入输出电路部分和DRAM中进行字线升压的存储单元部分。
4．如权利要求2或3中任一项所述的三重阱结构的半导体集成电路的制造方法，其特征在于，离子注入所述P型杂质的一部分N阱被P阱和埋入的P型层覆盖，与N型半导体衬底电绝缘。
5．三重阱结构的半导体集成电路的制造方法，其特征在于，在P型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入N型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后按照通常的半导体制造工序形成栅电极、源和漏扩散层。
6．如权利要求5所述的三重阱结构的半导体集成电路的制造方法，其特征在于，所述抗蚀剂掩模区域是DRAM中进行字线升压的存储单元部分。
7．如权利要求5或6中任一项所述的三重阱结构的半导体集成电路的制造方法，其特征在于，离子注入所述N型杂质的一部分P阱被N阱和埋入的N型层覆盖，与P型半导体衬底电绝缘。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
