[发明专利]三重阱结构的半导体集成电路的制造方法

说明书

本发明涉及三重阱结构的半导体集成电路的制造方法。

以往，在DRAM和SRAM等半导体集成电路中强烈要求低消耗功率化，低电源电压化是一种很好的方法。但是，由于从外部供给的外部电源电压Vext规格固定，因而不能充分自由地设定这种低电源电压。所以不能很好地进行使外部电源电压Vext不加改变地仅仅设定芯片内部使用的较低的内部电源电压Vint。

在CMOS构成的半导体集成电路中，在使用外部电源电压Vext和内部电源电压Vint两种电源电压的情况下，N阱必须有两种。就是说，必须有设定外部电源电压Vext的N阱和设定内部电源电压Vint的N阱。作为实现它的阱结构，例如如图16所示，其为一种使用P型硅衬底101，在其表面上形成N阱103、105的阱结构。

在DRAM和SRAM等半导体集成电路中存在采用这种阱结构的问题。下面以DRAM为例说明该问题。

图17是DRAM存储单元的等效电路图。图中，存储单元由一个电容器150和一个NMOS 151构成。在NMOS 151的栅极上连接字线152，在源、漏的一方连接位线153，而另一方连接存储单元电容器150。再有，在存储单元电容器150上积蓄电荷的状态为保持信息状态。

在存取存储单元时升高字线152的电位，使NMOS 151导通。在这种状态下，接通位线153，进行存储单元电容器150上信息的写入/读出。以上就是存储单元的工作原理。在DRAM中把这样的存储单元排列成阵列状。将这些存储单元阵列形成在P阱内。再有，在DRAM中除存储单元阵列部分外，还设有外围电路部分和输入输出电路部分。

如图16所示形成该DRAM的情况下，由于包括所有形成存储单元阵列的P阱102的P阱连通衬底后变为导通状态，所以会引起以下问题。

就是说，输入输出接线端上需要负电位的情况下，从与输入接线端连接的N⁺扩散层108向P阱104内放出电子，该电子通过衬底101到达存储单元部分113的P阱102，进入该阱内的n⁺扩散层110，这样会消除与其连接的存储单元电容器111的电荷。

此外，在外围电路部分的P阱中产生的电气噪声会传播至存储单元部分113的P阱102，存在受到不能正确地读出存储单元信息等不良影响的可能性。

此外，由于必须完全接通P阱的电位，所以出于软错误的对策和为了元件隔离区耐压的提高，把存储单元部分113的P阱102的电位设定为负，对于外围电路部分的P阱，为了防止闭锁就不能使接地电位不变。

作为解决以上问题的方法，例如在特开平9-55483号公报中披露了三重阱结构。下面，用图8说明这种三重阱结构现有技术的例子。图中，在N型硅衬底121中形成附加于N阱125、126和P阱122、123上的埋入的P型层124。而且，N阱125被P阱123和埋入的P型层124包围，与N型硅衬底121电绝缘。另外，在被埋入的P型层124包围的N阱125中施加内部电源电压Vint，而在未被埋入的P型层124包围的N阱126中施加外部电源电压Vext。对于P阱122、123来说，由于衬底为N型衬底，所以它们相互电绝缘。

该三重阱结构中，由于可以使用设定内部电源电压Vint的N阱125和设定外部电源电压Vext的N阱126的两种类型，所以P阱也相互电绝缘。因此，由于即使输入输出接线端上需要负电位，从与该接线端连接的n⁺扩散层中对P阱放出电子，该电子也被N型硅衬底121吸收，所以不能到达存储单元部分113的P阱122。因此，通过输入输出接线端需要负电位，就不用担心存储单元的信息被消去。

此外，由于存储单元部分113的P阱112利用N型硅衬底121与外围电路部分的P阱电绝缘，所以外围电路部分中产生的电气噪声也不会传播至存储单元部分113，存储单元的信息也不会丢失。

此外，由于存储单元部分113的P阱112利用N型硅衬底121与外围电路部分和输入输出电路部分的P阱电绝缘，所以为了软错误对策和元件隔离区耐压提高，把存储单元部分113的P阱电位设定为负，相对于外围电路部分和输入输出电路部分的P阱可以使接地电位不变。

这样，由于三重阱结构中有很多优点，所以在DRAM和SRAM中使用三重阱结构的情况较多。