[发明专利]半导体器件

说明书

本发明涉及半导体器件，特别涉及具有高隔离耐压的半导体隔离结构。

例如，在具有普通CMOS结构的常规半导体器件中，如图13(a)和13(b)所示，当用填充有掩埋的氧化膜(SiO₂)3的沟槽在n阱层1与p阱层2之间进行隔离时，如图13(a)所示，作为杂质，将磷(P)用于n阱层1中，将硼(B)用于p阱层2中，它们是离子注入的。此时，设定离子注入条件，使磷离子和硼离子的分布峰值都位于沟槽底部，并设定得使两个杂质分布的结可位于沟槽隔离结构中心。P+扩散层4构成形成于n阱层上的p沟道晶体管的源和漏。n+扩散层5构成形成于p阱层上的n沟道晶体管的源和漏。

另一个相关技术公开于日本未审查专利A-4-297062中。该相关技术的目的是制造具有高绝缘和低放大率的半导体器件的方法。其中该半导体器件是PNP型晶体管。

顺便指出，如图13(b)所示，因由离子注入阱层、源和漏中所引起的点缺陷，所以在随后的热处理工艺中硼和磷增强扩散。增强扩散的硼和磷朝向硅衬底和作为点缺陷的汇集区(sink)的SiO₂界面之间的边界堆积。然而，硼的性能与磷的性能不同。这样，尽管堆积的硼保持活性状态，但磷变得不活泼。因此，在n阱层1与p阱层2接触的沟槽底部中，硼的浓度超过磷的浓度，因而底部变为p型区。所以，因p阱层2延伸到沟槽的底部，因而在p阱层2与p+扩散层4之间的有效距离变小。这样，在p阱层2与p+扩散层4之间的击穿(punch-through)耐压变得低于n阱层1与n+扩散层之间的耐压。结果，出现了随着隔离耐压降低各种器件特性变劣的问题。

本发明致力于解决上述问题并提供一种具有高隔离耐压的半导体器件，该半导体器件在用沟槽隔离n阱层与p阱层的隔离结构中可防止p阱层与p+扩散层之间的击穿耐压降低。

为了实现上述目的，按照本发明第一形式的半导体器件的特征在于，构成p阱层的硼沿衬底深度方向的浓度分布峰值位于沟槽的侧壁部分。

在该半导体器件中，由于硼沿衬底深度方向的浓度分布峰值位于沟槽的侧壁部分，因而用沟槽的侧壁而不是沟槽的底部作为中心产生硼的堆积。因此，由于将沟槽底部变为p型区是比较困难的，因而可以防止p阱层与p+扩散层之间的击穿耐压降低。

按照本发明第二形式的半导体器件的特征在于，构成n阱层的n型杂质沿衬底深度方向的浓度分布峰值位于比构成p阱层的硼沿衬底深度方向的浓度分布峰值浅的位置处。

在该半导体器件中，由于n型杂质例如砷(As)的浓度分布峰值位于比硼的浓度分布峰值浅的位置。因此，即使硼堆积在沟槽的底部，并因此使沟槽的底部变为p型区，但也可以防止在沟槽底部与p+扩散层之间的穿通。这是由于在沟槽底部与p+扩散层之间存在n型杂质的高浓度的部分(n+层)。

按照本发明第三形式的半导体器件的特征在于，n型杂质的浓度分布和硼的浓度分布的交点(junction)位于距硼的浓度分布比距沟槽中心更近的位置。

在该半导体器件中，由于硼的浓度分布峰值远离沟槽的底部，因而硼堆积到沟槽底部的量减少。此外，由于在沟槽底部中n型杂质的浓度变高，因此可补偿由堆积引起的钝化的影响。结果，由于沟槽的底部没有变为p型区，因而可以防止p阱层与p+扩散层之间的击穿耐压降低。

按照本发明第四形式的半导体器件的特征在于，构成n阱层的n型杂质浓度高于构成p阱层的硼的浓度。

在该半导体器件中，由于n型杂质的浓度变高，因此可补偿由堆积引起的钝化的影响。此外，即使沟槽的底部变为p型区，n型杂质也可用作击穿阻挡层。结果，可以抑制沟槽底部与p+扩散层之间的穿通。

按照本发明第五形式的半导体器件的特征在于，按这样的楔形形成沟槽，即为在接近硅衬底表面的一侧较宽和接近底部的一侧较窄的楔形，和至少构成p阱层的硼沿衬底深度方向的浓度分布峰值位于楔形沟槽的侧壁部分。

在该半导体器件中，由于沟槽的底部面积小，因而硼的堆积朝向沟槽侧壁而不是沟槽底部产生。因此，可以使硼再分布的影响封闭在从沟槽结构中心到p阱层部分的区域内。

结果，可以抑制p阱层与p+扩散层之间的穿通。

按照本发明第六形式的半导体器件的特征在于，As用作构成n阱层的n型杂质。

在该半导体器件中，由于增强扩散的As的程度小于n型杂质中的磷程度。因此，由于在硅衬底与氧化硅膜之间的边界内可As的堆积速率小，因而减小钝化的影响。结果，由于将沟槽底部变为p型区是比较困难的，因而可以防止p阱层与p+扩散层之间的击穿耐压降低。