[发明专利]存储器地址发生电路和半导体存储器件

说明书

本发明一般涉及地址发生器电路，特别涉及一种包含于具有操作的脉冲模式的半导体存储器件中的存储器地址发生器电路。

在异步动态随机存取存储器(DRAm)的一个有效周期中，一字线由一行地址所选中，并且一位线由一地址计数器所产生的列地址所选中。数据可以被从位于所选中字线和位线的交点处上的存储单元中写入或读出。在一异步DRAM中，该列地址是通过一地址计数器而产生的，因为在通常情况下，数据的输入和输出是由以脉冲方式连续进行的。只有一个用于读出和写入的起始地址由外部给出，并且其后续地址由该地址计数器产生。连续的读操作被称为“脉冲读”，而连续的写操作被称为“脉冲写”。连续读出或写入的数据的数目被称为“脉冲长度”。

该脉冲长度可以按一种可编程方式进行设置，其典型长度为2、4、或8比特长度。例如，在脉冲长度为4而起始地址为3的情况下，该地址计数器按照3、0、1、和2的次序把地址输出到列解码器。在脉冲长度为4的情况下，该异步DRAM的技术规范要求通过该计数器把地址的两个最低位依次递增，而保持更高位的有效地址位不变。

参见图12，下面说明用于进行上述的读写操作的存储器地址发生电路。该存储器地址发生电路由一个总的附图标记1200所表示，并且其中包括一个产生列地址的地址计数器1204，以及计数该脉冲长度的脉冲计数器1206。该存储器地址发生电路1200还包括用于锁存一外部施加的地址的地址锁存器1202。

在该存储器地址发生电路1200中，外部施加的地址由该地址锁存器1202锁存，并把该地址作为一起始地址施加到该地址计数器1204上。在已经设置该起始地址之后，地址计数器1204在接收到后续的时钟信号(CLK)之后以1为单位使该地址依次递增。地址计数器1204把其输出施加到产生一列选择信号的列解码器(未示出)上。

该脉冲计数器1206在每次读或写指令输入时复位，并在每个时钟周期中以1为单位递增。假设一脉冲长度为2ⁿ(n=1、2、3)，当该脉冲计数器1206的所有最低的n个位为1时，该脉冲计数器1206产生一脉冲结束信号(BSTEND)。该BSTEND信号表示脉冲读或脉冲写操作的结束。

因为图12中所示的存储器地址发生电路1200需要一地址计数器1204和脉冲计数器1206，所以它的尺寸相对较大。但是，在日本专利特开平8-339686中公开了一种只用一个计数器的存储器地址发生电路作为地址发生器的半导体存储器件。

参见图13，下面说明根据上述参考文献的一种半导体存储器件的方框图。该半导体存储器件由一个总的附图标记1300所表示，其中包括存储块1302a和1302b。每个存储块1302a和1302b中包括用于存储数据的多个存储单元(其中一个存储单元用1304表示)。该半导体存储器件1300还包括一个用于接收和解码行地址信息并启动一主字线(MWL1和MWL2)的行解码器1306。在一个被选中的存储块1302a和1302b中，一子解码器(其中一个由1308表示)接收该主字线和一存储器块选择信号并启动一子字线(SWL1-SWL4)。

在该半导体存储器件1300中还包括一标志寄存器1310。该标志寄存器1310中存储一个表示要被连续读出的数据的最大数目的连续读标志。其中还包括一循环计数器1312，它用于根据该标志寄存器1310的数值与时钟(CLK)同步地增加(或减少)计数值。

一存取控制电路1314控制该行解码器1306和一预充电电路1316。该预充电电路1316把位线(BL1-BL4)充电到一预定的预充电电平。一输出控制电路1318解码列地址信息并控制一列选择电路1320和子解码器1308。一列选择电路1320选择在有效周期中要被存取的位线。该列选择电路1320连接到一个从该半导体存储器件1300向外输出读出数据的输出电路1322。