[发明专利]半导体同步存储器件及其控制方法

权利要求书

1．一种半导体同步存储器件，包括：

存储单元阵列(31)，其包括用于存储数据信息条的多个存储位置；

数据缓冲器(47)，其连接到数据端口(48)，并具有将所述数据端口(48)在高阻状态、在代表所选择的数据信息的第一电位电平和代表另一数据信息的低电位电平之间改变的输出电路(47A)；

寻址装置(32/33/34/35/36/37/39/40/43)，其选择性地将所述多个存储位置连接到所述数据缓冲器(47)；以及

电源(44)，其从外部电源电压(PW)产生固定电平的内部电源电压，

其特征在于，还包括

控制装置(41/42/45/46/47)，其响应外部控制信号(DQM)，由此产生第一内部控制信号(OEMSK)，当所述内部电源电压向所述固定电平上升时，使所述输出电路(47a)将所述数据端口(48)变为所述高阻状态。

2．如权利要求1所述的半导体同步存储器件，其特征在于所述外部控制信号(DQM)由数据处理单元(51)监控的控制器(50)提供。

3．如权利要求2所述的半导体同步存储器件，其特征在于所述多个存储位置为动态随机存取存储单元，并且所述控制器(50)为动态随机存取存储控制器(50)。

4．如权利要求1所述的半导体同步存储器件，其特征在于所述控制装置(41/42/45/46/47)还响应于外部命令(CSB/RASB/CASB/WE)，由此当所述内部电源电压达到固定电平之后，顺序地将第二内部控制信号提供到所述寻址装置(32/33/34/35/36/37/39/40/43)和所述数据缓冲器(47)，用于控制所述存储单元阵列(31)和所述数据缓冲器(47)之间的数据传输。

5．如权利要求4所述的半导体同步存储器件，其特征在于所述控制装置包括：

命令译码器(41)，其响应所述外部命令(CSB/RASB/CASB/WE)而产生译码的信号，以及

控制信号发生器，其具有响应于所述外部控制信号(DQM)产生所述第一内部控制信号的(OEMSK)的第一信号子发生器(46a)，响应于外部命令(CSB/RASB/CASB/WE)产生所述第二内部控制信号的第二信号子发生器，以及由所述第一内部控制信号(OEMSK)和所述第二内部控制信号的一个(READB)产生使能信号(OE)的第一逻辑电路(46b)，所述使能信号(OE)提供到所述输出电路(47a)。

6．如权利要求5所述的半导体同步存储器件，其特征在于所述外部控制信号(DQM)代表所述数据端口(48)上的屏蔽操作，所述第一内部控制信号(OEMSK)使所述第一逻辑电路(46b)不能响应所述第二内部控制信号的所述一个(READB)。

7．如权利要求6所述的半导体同步存储器件，其特征在于所述第一内部控制信号(OEMSK)处于有效高电平，所述第一逻辑电路为NOR门(46b)。

8．如权利要求5所述的半导体同步存储器件，其特征在于所述控制装置还包括响应于外部时钟使能信号(CKE)产生内部时钟信号(ICLKOE)的时钟发生器(45)，以及

所述输出电路(47a)包括

第二逻辑电路(47b)，其提供有来自所述第一逻辑电路(46b)的所述使能信号(OE)和产生第二读出数据信号(BSread)的第一读出数据信号(Sread)，

传输晶体管(47c)，其连接到所述第二逻辑电路(47b)，并响应所述内部时钟信号(ICLKOE)，由此在导通和截止状态之间改变，

第三逻辑电路(47d)，其连接到所述传输晶体管(47c)，由所述第二读出数据信号(BSread)产生第三读出数据信号(Sread)，以及

输出驱动器(47e)，其连接在所述第三逻辑电路(47d)和所述数据端口(48)之间。

9．如权利要求8所述的半导体同步存储器件，其特征在于所述使能信号(OE)在有效高电平和无效低电平之间改变，所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路分别为NOR门(46b)、NAND门(47b)和反相器(47d)。