[发明专利]半导体器件的升压电路

说明书

本发明涉及一种用于提升由电源提供的电压的升压电路，更具体地讲是涉及一种用于产生多个电源电压的升压电路，该升压电路被设置在(例如)半导体非易失性存储器中。

通常，在半导体非易失性存储器中，例如在电可擦除和可编程只读存储器(EEPROM)中，当一个信号被写入或者从中擦除时，为了满足对于比电源电压高的电压的需要，采用了一个具有串联连接的多个升压单元的升压电路。

这种升压电路被描述于日本专利公报No.7-111095中。在此相关参考技术中，如图16所示，一个升压电路由在P型衬底上形成的多个N型晶体管构成。图1中所示的升压电路是一个两相(位)时钟型升压电路。实际上，此升压电路包括电容器Cp(QQ1-QQ3)和转移(transfer)晶体管M(M0-M3)。一个时钟信号#1以及它的一个例相时中信号#3被供给电容器QQ1-QQ3的第一端子，以驱动转移晶体管M0-M3。转移晶体管M0、M1、M2、M3、……和Mn串联连接。每个升压电容器Cp的阳极连接至晶体管M0、M1、M2、M3、……和Mn之间的一个扩散层。一个时钟信号被供给每个升压电容器的阴极。

另外，一个时钟信号是作为图17所示的时钟信号#1和时钟信号#3的两相位的组合被供给的。转移晶体管M0、M1、……和Mn为MOS晶体管。在转移晶体管M0、M1、……和Mn的每一个中，漏极和栅极连接。每个MOS晶体管D1、D2、D3、……和Dn的源极连接至升压电容器Cp的阳极连接点P1、P2、……和Pn中的每一个上，这些MOS晶体管D1、D2、D3、……和Dn的漏极和栅极连接至电源VDD上。

在此升压电路中，对应于时钟信号#1和#3，处于当前级的一个升压单元的电压被加至处于前一级的升压单元的电压上。采用处于第n级的升压单元，就可获得要求的电压。因此，为了得到所要求的提升电压，需要多个升压单元和多个时钟。于是，升压时间变长。

作为另一种相关参考技术一种非易失性半导体存储器被公开于日本专利公报No.5-325578中。此相关参考技术是一种如图5所示的升压电路。此升压电路采用四相时钟信号#1-#4驱动，这些时钟信号是有一个环形振荡器产生的。此升压电路包括D型n沟道MOS晶体管QD1-QD3和E型n沟道MOS晶体管MJ0-MJ3。D型n沟道MOS晶体管QD1-QD3被用作电容器。E型n沟道MOS晶体管MJ0-MJ3被用作传输门(transfer gate)。此升压电路还包括D型n沟道MOS晶体管QD5-QD8和E型n沟道MOS晶体管NJ0-NJ3，以防止因为电压对应于阈值电压导致传输门MJ0-MJ3的栅极电压降低。D型n沟道MOS晶体管QD5-QD8被用作电容器。E型n沟道MOS晶体管NJ0-NJ3被用作传输门。

当时钟信号#1为“高”时(在图5中，表示一个端子)，电源电压Vcc的电荷被充至电容器QD1和QD3上。此外，当时钟信号#1为“高”时，电容器QD1和QD3中所充的电荷的一部分分别通过传输门NJ1和NJ3被转移并充至电容器QD6和QD8上。因此，传输门MJ1和MJ3的栅极电压升高。在这种状态下，当时钟信号#3变为“低”和时钟信号#2变为“高”时，电容器QD1和QD3中所充的电荷分别通过传输门MJ1和MJ3被转移并充至QD2和QD4上。这种操作重复进行，由此得到一个提升的电压Vpp，它是电源电压Vcc被提升而形成的。

预定的电压(Vcc-VTD)(这里VTD表示MOSD1-MOSD3的阈值)被预先施加至各节点上。因此，在升压操作开始时，在电压变成(Vcc-VTD)之前，不必对升压电路进行充电。当电源电压Vcc降低时，升压电路的升压能力有降低的趋势。但是，当驱动信号#1-#4的频率变高时，这种趋势可以消除。此升压电路使得转移晶体管的最终输出电压Vout从电源电压Vcc提升至一个高的电压Vpp。

图16中所示的转移晶体管是在图18所示的一个p型衬底上形成的n型MOS晶体管。在前一级中的一个升压单元的输出PDn连接至一个漏极扩散层N+上。此外，一个电容器QQ1(QQ3/QQ2)连接至n型MOS晶体管的栅极。将来自n型MOS晶体管的源极的输出PDn+1供给下一级的一个转移晶体管。

作为另一相关参考技术，图19中所示的升压电路是已经知道的。在图19所示的升压电路中，多个充电泵(charge pump)并联设置，并且其输出端子共同连接，以提高升压电路的升压速度和电流供给能力。由于这些充电泵并联连接并且得到输出电压Vout，故输出电流可以加倍，并且由此电流供给能力可以提高。