[发明专利]半导体存储器装置

说明书

本发明一般涉及半导体存储器装置，尤其涉及可具有存储器单元阵列和寄存器阵列的虚拟通道存储器。存储器单元阵列包括若干个排列成一个或多个阵列的存储单元，寄存器阵列包括若干个排列成相应阵列的寄存器。

半导体存储器装置包括动态随机存取存储器(DRAM)。目前，使用DRAM的主流已经转向同步DRAM(SDRAM)。虚拟通道SDRAM(VCSDRAM)已在第Hei 9-290233号日本专利申请中提出。可期望VCSDRAM的是它能进一步提高SDRAM的访问速度。

象VCSDRAM这样的虚拟通道存储器可包括具有若干存储单元的存储器单元阵列，如按行方向和列方向排列的DRAM存储单元。另外，虚拟通道存储器也可以包括按照预定行数和列数排列寄存器的寄存器阵列。寄存器阵列的行和列可与存储器单元阵列中的行和列相对应。寄存器阵列可具有静态随机存取存储器(SRAM)的性质和高速缓冲存储器的功能。

能够应用DRAM系统的典型类型是并行处理系统。并行处理系统可包括若干个中央处理单元(CPU)和若干个与总线连接的控制器。总线和与存储器单元阵列组合的寄存器阵列连接，寄存器阵列可作为超高速缓冲存储器来工作。在并行数据处理装置中，一个高速缓冲存储器可由多个CPU和多个控制器来使用，这种设置可大大简化系统结构。

VCSDRAM的一种典型应用是图像存储器。图像存储器能够存储图形数据。在许多图像存储操作中，要同时从许多存储单元中频繁地写入或读出相同的数字(即“0”或“1”)，当对图形数字进行复位时就是一个例子。因此，当把VCSDRAM用作图像存储器时，相同的数字频繁地存入存储器单元阵列和寄存器阵列。在常规的手段中，当把相同的数据写入存储器单元阵列和寄存器阵列时，所写数据将从外部输入/输出点一个接一个地写入存储器单元阵列和寄存器阵列。例如，如果寄存器阵列包括按照m×n阵列排列的寄存器，则数字可写入m×n存储单元，那么相同的数字一定被写入寄存器阵列的m×n个寄存器，结果图像复位操作要消耗大量的时间。

鉴于上述情况，期望提供一种可以用于图像处理的存储器装置，当图象被复位时该存储器装置可缩短用于读写操作所需要的时间周期，并且期望这样的存储器装置是VCSDRAM。

鉴于上述背景，本发明的一个目的是提供一种可用于图像处理的半导体存储器装置，该装置可减少在图像复位操作过程中用于读写数据的时间。这样的半导体存储器装置可以是虚拟通道同步动态随机存取存储器装置(VCSDRAM)。

根据本发明的一个实施例，其可包括具有存储器单元阵列和寄存器阵列的半导体存储器装置。存储器单元阵列可包括若干存储单元，这些存储单元按行、列排列成一个或更多个存储器单元阵列；寄存器阵列可包括若干个寄存器，这些寄存器按照与至少一部分存储器单元阵列相对应的行和列排列成阵列。本实施例可进一步包括用于把数据同时写入第一列存储器单元和相应的第一寄存器的写装置。第一列存储器单元和相应的第一寄存器可通过传输总线互相连接。

根据本发明的一个方面，当把相同的数值写入存储单元和寄存器时，该数值可同时被写入该存储单元和该寄存器。这可减少写数据所用时间。

根据本发明的另一个方面，虚拟通道存储器的存储单元可采取多种形式，同刚才的例子一样，存储器单元可包括高阻负载DRAM单元。

根据本发明的另一个方面，虚拟通道存储器的寄存器可采取多种形式，同刚才的例子一样，该寄存器可包括静态RAM(SRAM)单元。

根据一个实施例，数据可独立写入第一列存储器单元和相应的寄存器，而且数据能在第一列存储器单元和相应的第一个寄存器之间传递。在这样的装置中，写操作的自由度增加了。

根据一个实施例，数据写装置可以接收来自外部数据总线的输入数据。数据写装置可以包括在响应外部信号时将外部总线连接至传输总线的开关装置。

根据一个实施例，数据写装置可以包括写数据产生装置。在这种结构中，数据写装置可以包括响应外部信号把数据总线连接至预定供电电压的开关装置。

根据一个实施例，数据写装置可以同时将内部产生的数值写入第一列的存储单元和相应的寄存器，这使得在存储器装置内部实现更快速的数据传输。

图1是说明根据本发明第一实施例的虚拟通道存储器的框图；

图2是说明根据本发明第二实施例的虚拟通道存储器的框图；

图3是可在实施例中使用的交替写数据产生部分的简图；

图4是可在实施例中使用的交替数据传输部分的简图；