[发明专利]便于改进沟槽腐蚀工艺的集成芯片虚设沟槽图形

说明书

本发明一般涉及一种在集成电路芯片设计的研制阶段期间生成深沟槽图案的方法，特别涉及一种用于在芯片设计的研制阶段获得深沟槽腐蚀工艺的预计最终芯片硅负载百分比的方法。

集成电路芯片尤其是提供动态随机存取存储器(DRAM)的集成电路芯片的制造中，利用已知为选择性反应离子刻蚀(RIE)的工艺在硅衬底中腐蚀深沟槽电容器。深沟槽的尺寸和形状对于芯片的设计来说是重要的，它们将通过利用称为深沟槽(DT)掩模的“硬掩模”，从电路设计布局传递到芯片上。这种硬掩模可以是利用化学汽相淀积(CVD)由原硅酸四乙酯(TEOS)淀积或由其它所属领域公知的工艺形成的氧化硅掩模。

硬掩模覆盖芯片上不需要腐蚀的区域，从而允许RIE工艺只腐蚀不存在硬掩模的区域中的衬底。RIE期间还会发生硬掩模自身的腐蚀或侵蚀。

芯片上沟槽的群体密度被表述为硅负载百分比或“负载”，对应于被沟槽去除的硅表面开口区的总百分比。硅腐蚀率几乎不依赖于硅负载，所以存在着涉及集成电路腐蚀工艺领域一般所谓的最小“负载”效应(见C.Mogab,J.Electochem.Soc.124,1263(1977))。然而，如K.Muller在“Selectivity and Sillcon Load In Deep TrenchEtching”Microelectronic Engineering 27,457(1995)所述的深沟槽腐蚀工艺中的其它效应或“二次负载效应”对负载非常敏感。

一种这样的二次负载效应影响选择性，被定义为硅腐蚀率与掩模侵蚀率之比。在腐蚀工艺期间，腐蚀化学程序引入的氧与含硅腐蚀产物结合，形成淀积于晶片表面上的保护氧化硅敷层或钝化膜。这种钝化膜淀积在沟槽的侧壁和硬掩模上。硬掩模上的淀积减少了掩模侵蚀。所以，较低的硅负载一般会导致较高的掩模侵蚀率，因为只能获得较少的含硅腐蚀产物用于形成钝化膜。

依赖于负载的腐蚀效应和二次腐蚀效应也可能集中在高硅负载区中，产生所谓的“微负载效应”和“二次微负载效应”。例如，特定部位的掩模侵蚀率取决于其邻近部位的局部硅负载。所以，在由其它暴露的芯片区包围的晶片的中心处的芯片区具有比没有其它暴露芯片区的晶片边缘小的掩模侵蚀率，这种情形称为二次微负载效应。

如前所述，由腐蚀化学剂和腐蚀产物结合形成的钝化膜不仅淀积在晶片表面上，而且淀积在沟槽侧壁上。侧壁上的淀积确定了沟槽的锥角，这是由于侧壁钝化膜的淀积随腐蚀时间厚度增大形成的。沟槽锥角严重影响电容器表面积；电容部分由沟槽底部的暴露表面确定。所以，对于在晶片表面具有特定宽度和具有特定深度的沟槽，陡峭的锥角将提供较大的表面积，因而在沟槽底部将提供比较缓锥角更大的电容。

另一方面，锥形侧壁对于得到连续、无空洞和无缝的沟槽填充有利。这样，沟槽锥角必须控制在确保合适电容表面积的程度，还要保证无空洞和无缝多晶硅填充。锥角的控制取决于二次负载效应，因为锥角是由随腐蚀时间增加厚度增大的侧壁钝化膜的淀积形成的。

已知上述二次负载和二次微负载效应及提供一致锥角的重要性，必须精确控制腐蚀化学程序，以保持硬掩模(一般为氧化硅)的完整性，并在腐蚀期间一致地形成合适尺寸的沟槽。

一般情况下，在新DRAM芯片的早期开发阶段，为了评价，要设计和制造芯片的隔离部分。例如，与12.5％硅负载的最终设计相比，各连续的设计阶段从具有3.2％硅负载的第一阶段发展到具有6.2％硅负载的第二阶段，再发展到具有11.4％硅负载的第三阶段。由于二次负载效应，RIE工艺的腐蚀化学程序可以根据每个连续设计阶段再设计，以确保合适地形成沟槽，没有过量掩模侵蚀。所以，负载系数的变化导致了耗时研制的RIE化学过程只可用于特定设计阶段，不能再利用。

此外，在早期间的试验芯片上，常存在几个光刻“基本规则”。这些基本规则限定了可以允许的最小尺寸的抗蚀图象。会在腐蚀工艺期间不一致地开出符合这些最小基本规则的沟槽，所以负载系数一批与另一批或晶片与另一晶片间的变化高达200％，使沟槽外形产生了巨大偏差。

另外，合并技术应用于逻辑芯片的接口DRAM设计块，形成“嵌入DRAM”。由于所得芯片的主要部分是逻辑电路，没有深沟槽，所以这些芯片的负载系数与DRAM设计从中分离的芯片大不相同，需要再拟定这些芯片的腐蚀化学程序。