[发明专利]双栅衬底极板动态随机存取存储器单元阵列

说明书

本申请和与之间时提交的D·M·Kenney的题目为“扩散隐埋极板沟槽DRAM单元阵列”和G·B·Bronner等人的题目为“双阱衬底极板沟槽DRAM单元阵列”是三项同时待审的相关申请。

本发明涉及半导体存储器件，特别涉及高密度动态随机存取单元及其用亚微米工艺的制作方法。

半导体器件的制作工艺的设计者已被迫不断提高器件的有效密度，来保持价格和性能的竞争性。因而，VLSI和ULSI工艺已进入亚微米的结构尺度范围，现在已是深亚微米的特征尺寸范围内的设计工艺。在可预见的未来一段时间内，接近半导体器件设计的常规二维设计将要达到绝对原子物理的极限。传统上，动态随机存取存储器(DRAM)的设计者在每个DRAM的研制阶段都力求取得特征尺寸分辨率的极限，用先进的工艺来满足最严峻的挑战。例如，使64K比特DRAM的设计者感到困惑的是要弄清在感受到在制作材料中和工作环境中本来就存在着自然发生的原子粒子辐射的情况下，容许可靠数据信号所要求的最小电荷容量已达到平面单元布局的存储电容器的电荷容量的实际物理极限。大约50毫微微法(50×10^-15F)范围存储电容器被视为物理极限。从实际上看，这种限制妨碍了起始于80年代初期的DRAM尺寸与电压定标的延续。减小DRAM存储电容器所使用的半导体衬底表面面积已受到苛刻的限制。由于可靠的电容器介电材料厚度的减小，使现有的1Mb(一兆比特)的DRAM工艺仍能继续用于平面、二维器件和电路设计。从4MbDRAM开始，许许多多的三维设计已被用到将简单单一器件/电容器存储单元变为在垂直方向设置电容器的程度。按这种设计，电容器已被做在成形于半导体衬底表面的沟槽内。按更密集的设计，也提出一些其它形式的三维电容器，如将电容器的极板叠置于转移器件上方。但这种设计尚存在将内连线连到所要求的数字存取和将数字比特线连接到DRAM存储单元的困难。还提出另一些设计方案，将转移器件及其相关的电容器两者均做在一个优选的最小特征尺寸的沟槽内。目前、由于不可克服的工艺困难，把这些设计用于制作工艺尚不实际。

大多数对16Mb和密度更大的DRAM单元的设计提案都避开继续开发沟槽单元工艺，这是因为已知在沟槽电容器结构中有漏电机制存在。当熟悉了这些漏电机制时，就可把沟槽DRAM单元设计的开拓成功地用到16Mb的设计中。

下列参考文献记述了用于DRAM和其它半导体工艺的已有技术的各种方案。

题目为“DRAM的沟槽和密集结构”论文(“Trench and Com-pact Structures for DRAMs”by P.Chatterjee dt al.，InternationalElectron Devices Meeting 1986，Technical Digest Paper 6.1，pp.128-131，)记述了直至16Mb DRAM设计在沟槽单元设计中的各种变型，包括衬底极板沟槽(SPT)单元，在美国专利US-4.688.063(1987.8.18授予Lu等人并让与该发明的受让人)中记述得更为详细。SPT单元采用一种高导电衬底作为DRAM单元的极板。每个单元的存储节点做在衬底的一个深沟槽内。美国专利US-4,801,988(1989.1.31授予Kenney并让与该发明的受让人)记述一个改进的SPT单元，它包括一个厚的做在沟槽内的隔离区，以便能更密集装填DRAM单元。题目为“容许增加存储电荷的CMOS半导体存储结构上的改型”(“CMOS Semiconductor Memory StructuralModification to Allow Increased Memory Charge”anonymous，IBM Technical Disclosure Bulletin Vol.31，No.11，April 1989pp162-5)教导一种在支持器件下面设置一隐埋区，将SPT单元的衬底极板与支持器件隔离开的方法，以便容许极板的参考电压单独地偏置在最佳的Vdd/2伏特。