[发明专利]具有迭式电容器的动态随机存取存储器及其制作方法

说明书

本发明涉及一种在每个存储单元中都具有迭式电容器的DRAM(动态随机存取存储器)和一种制作这样的DRAM的方法。

在集成度较低的DRAM的开发阶段，设置在DRAM的每个存储单元中的迭式电容器通常由一个用多晶硅制成的上电极、一个用多晶硅制成的下电极和插入于其间由氧化硅或一个包括氧化硅层/氮化硅层/氧化硅层的三层结构(ONO膜)制成的一层电容器电介质膜形成。

随着在DRAM中更高集成度和更精细构图的发展，迭式电容器以及MOSFET应该经受一个更精细的构图过程。例如，在一个256兆位(Mb)或更高集成度的DRAM中，当具有较低的介电常数的氧化硅膜或ONO膜被用在迭式电容中时，电容器电介质膜应该具有小于4nm的厚度。然而，从技术的观点来看，例如对通过很薄的电容器电介质膜的漏电流的抑制，要在氧化硅膜或ONO膜中实现如此小的厚度是非常困难或基本上不可能的。因此，要求用具有较高介电常数的(Ba，Sr)TiO₃膜(BST膜)作为电容器电介质膜以及用抗氧化导体作为下电极来制作更小且具有更高容量的迭式电容器。

图1显示了一个DRAM的存储单元阵列，其中多个字线82沿行的方向展开，多个位线38沿列的方向展开。每个字线82被连接到存储单元的一个对应行的MOSFET的门，而每个位线38被连接到存储单元的一个对应列的MOSFET的扩散区。多个电容器触点18被设置在相邻的字线82之间来连接下电极和相应的MOSFET的扩散区，而多个位触点57与在相邻的下电极28之间的位线38排列成一行来连接MOSFET 14的扩散区和位线38。由虚线所围成的区域对应于一组存储单元，它占有8×(F+M)²的面积，其中F是字线82和位线38的最小设计宽度，M是构图时的设计余量。在目前的光刻技术中，对于F＝0.18μm，M通常大于0.05μm。

图2和图3是分别沿图1的A-A线和B-B线的剖面图。常规的DRAM 10包括一个P型硅衬底12；多个MOSFET 14，每个MOSFET被设置在硅衬底12的用场氧化膜13彼此隔离的一个隔离区中；一层覆盖MOSFET 14的用SiO2等制成的电介质膜16；一个设置在MOSFET 14上并具有一个上电极32、一个下电极28及一层电容电介质膜30的迭式电容器20；一个设置在通孔中用以在每个存储单元中连接MOSFET 14的下电极28和扩散区36的电容器触点18。

电容器触点18包括设置在通孔中的扩散区36上的多晶硅插头22，一个硅化物接触层24和顺序设置在多晶硅插头22上面的一个硅-扩散-阻挡导电层26。硅-扩散-阻挡导电层26包括一种高熔点金属(难熔金属)或这样一种金属的氮化物TiN或WN，被用来防止在金属下电极28和电容器触点18间的金属硅化物的形成。例如，硅化物接触层24用TiSi₂制成，它能够在硅-扩散-阻挡导电层26和多晶硅插头22之间增强附着力并减小接触电阻。

电容器20的下电极28是用由抗氧化导体材料所制成的固态导体制成的，例如一种贵金属(Pt等)、Ru或一种金属氧化物如RuO₂，电容器电介质膜30用具有高介电常数的BST制成，上电极32用与下电极28的金属相同的金属制成。

MOSFET 14有一个形成在栅氧化膜33上的栅电极34和用来形成源/漏区并从垂直方向上看把栅电极34夹在其间的一对n型扩散区。在具有用于容纳电容器触点18的通孔的SiO₂膜16中，位线38如图3所示。迭式电容器20的下电极28通过电容器触点18被连接到MOSFET 14的扩散区36。

参照图4A到4H，为了说明制作迭式电容器的连续步骤，显示了图1的DRAM的剖面。如图4A所示，在衬底12上形成MOSFET之后，通过CVD(化学气相淀积)技术淀积一层由SiO₂制成的电介质膜16，接着在那里形成通孔40。然后通过CVD技术淀积一层多晶硅膜39，接着通过磷离子注入减小多晶硅膜39的电阻率。

然后，如图4B所示，多晶硅膜39受到一个深蚀刻步骤暴露出电介质膜16的上部，并再受到过蚀刻去除在通孔40中的多晶硅膜39的上部区域，从而将多晶硅插头22留在通孔40中。