[发明专利]具有公共位接触区的半导体器件

说明书

本申请基于1999年2月5日提出的日本专利申请HEI11-28517，此处将其整个内容列为参考。

本发明涉及到半导体器件，更确切地说是涉及到能够改善集成度的半导体集成电路。

下面作为例子来描述非易失存储器，这决不意味着对本发明的限制。

改善集成度即密度是半导体集成电路的一个不断追求的目标。此目标也适用于诸如EEPROM、闪速EEPROM和掩模ROM之类的非易失存储器。

图5A和5B是NAND型闪速EEPROM和NOR型闪速EEPROM的等效电路图。在图5A所示的NAND电路中，多个8位存储器的晶体管T11、T21、…、T81串联连接在左侧的列上，其相邻晶体管的源和漏共接。选择晶体管SA1和SB1被连接于此列的二端。

同样，在右侧的列上，8位存储器晶体管T12、T22、…、T82被串联连接，而选择晶体管SA2和SB2连接于此列的二端。位线BL1和BL2连接于选择晶体管SA1和SA2的外部区域，而各个存储器晶体管没有位接触。

存储器晶体管具有包括浮栅和控制栅的叠层栅电极，而选择晶体管具有普通的单一栅电极。8个字线WL1、WL2、…、WL8被连接于第一到第八行存储器晶体管的控制栅。选择线SG1和SG2被连接于选择晶体管的栅。

借助于电子通过隧穿漏出/注入，来实现各个存储器晶体管的写入/擦除。利用作为一个单位的串联连接的8个存储器晶体管，来执行读出操作。因此，比之NOR型，其存取速度较低。但由于位接触数目小，故能够提高集成度。

在图5B所示的NOR型EEPROM中，与NAND型相似，虽然多个晶体管T11、T21、…被串联连接，但存储器晶体管的漏被连接于各个第二位处的位线BL，而源线SL共接。

借助于将高电场施加于漏侧并通过热电子注入将电子写入到浮栅而实现数据写入。借助于通过隧穿将电子漏到源而实现数据擦除。

在NOR型EEPROM中，能够直接存取每一位，致使存取时间短。然而，由于每二个存储器晶体管必须构成一个位接触，故占据的面积变大，故集成度不如NAND型。假设同样的单元容量，则一般说来，NOR型的面积大于NAND型大约20％。

若存储器晶体管的沟道区的阈值被选择性地改变且将层叠栅改变成单一栅，则能够形成屏蔽ROM。与EEPROM相似，能够形成NAND型或NOR型掩模ROM。

对多个晶体管中的一个晶体管进行直接存取，需要一个大衬底面积，不容易获得高的集成度。

本发明的目的是提供一种能够直接存取多个晶体管中的任何一个且提高集成度的半导体器件。

本发明的另一个目的是提供一种具有新颖写入模式的半导体集成电路。

根据本发明的一种情况，提供了一种半导体器件，它包含：具有第一导电类型表面区的半导体衬底；用来确定以二维规则安置在半导体衬底表面上的多个有源区的场隔离膜，各个有源区包括一个位接触区和沿四个方向从位接触区延伸的辅助有源区；多个第一和第二字线，此多个第一字线作为一个整体沿第一方向在半导体衬底上延伸，多个第二字线作为一个整体沿第二方向在半导体衬底上延伸，第一方向与第二方向相交，并在各个有源区中，二个辅助有源区与第一字线相交，而其余的二个辅助有源区与第二字线相交；多个与第一方向和第二方向相交的半导体衬底上的位线，各个位接触区被连接于相应的一个位线；以及用来使第一字线、第二字线和位线彼此绝缘的层间绝缘区。

由于有源区包含一个位接触区和沿四个方向从位接触区伸出的辅助有源区，故四个晶体管能够被连接于一个位接触。由于连接于晶体管的栅电极的字线沿彼此相交的二个方向延伸，故借助于选定字线，连接于公共位接触区的四个晶体管能够被独立地存取。

各个晶体管的其它端可以被连接在半导体衬底中以形成公共源区，可以连接到存储电容器的存储电极，或连接到外部布线线条。

如上所述，能够用不同的字线对连接于公共位接触区的四个晶体管进行独立存取。能够实现具有高的面积利用因子的半导体器件。能够提供具有新颖结构的半导体器件。

图1AA-1FA和图1AB-1FB是示意平面图和剖面图，示出了根据本发明一个实施例的闪速EEPROM的制造工艺。

图2是用图1AA-1FB所示的工艺制造的半导体器件的等效电路图。

图3A和3B是示意平面图，比较了用图1AA-1FB所示的工艺制造的半导体器件与常规半导体器件的面积利用因子。

图4A和4B示意平面图示出了本发明的另一个实施例。

图5A和5B是常规NAND型闪速EEPROM和NOR型闪速EEPROM的等效电路图。