[发明专利]可程序化频率与偏移的锁相环时钟产生电路

权利要求书

1．一种可程序化频率的PLL时钟产生电路，用以根据一参考信号产生一时钟信号，其特征是该PLL时钟产生电路包括：

复数个第一除法器，每一该第一除法器的输入端接受该参考信号；

一第一多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第一除法器的输出，并接受一第一选择信号的控制，用以选择将该些输入端之一连接至该输出端；

复数个第二除法器，每一该第二除法器的输入端接受一回授信号；

一第二多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第二除法器的输出，并接受一第二选择信号的控制，用以选择将该些输入端之一连接至该输出端；

一PLL核心电路，具有一参考输入端、一回授输入端、及一输出端，该PLL核心电路依据该参考输入端与该回授输入端的信号相位差由该输出端产生一信号，该参考输入端耦接至该第一多路转换器的输出端，该回授输入端耦接至该第二多路转换器的输出端；

复数个第三除法器，每一该第三除法器的输入端耦接至该PLL核心电路的输出端；

一第三多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第三除法器的输出，该输出端输出该回授信号；以及

一第四多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第三除法器的输出，并接受一第三选择信号的控制，用以选择将该些输入端之一连接至该输出端，该输出端输出该时钟信号。

2．一种可程序化频率与偏移的PLL时钟产生电路，用以根据一参考信号产生一时钟信号，其特征是该时钟电路包括：

复数个第一延迟元件，每一该第一延迟元件具有一第一端及一第二端两个端点，该些第一延迟元件以串接方式连接，即前一个第一延迟元件的第二端连接至后一个第一延迟元件的第一端，且第一个第一延迟元件的第一端耦接至该参考信号；

一第一多路转换器，具有复数个输入端及一输出端，每一该输入端分别耦接至每一该第一延迟元件的第二端及该参考信号，并接受一第一选择信号的控制，用以选择将该些输入端之一连接至该输出端；

复数个第二延迟元件，每一该第二延迟元件具有一第一端及一第二端两个端点，该些第二延迟元件以串接方式连接，即前一个第二延迟元件的第二端连接至后一个第二延迟元件的第一端，且第一个第二延迟元件的第一端耦接至一回授信号；

一第二多路转换器，具有复数个输入端及一输出端，每一该输入端分别耦接至每一该第二延迟元件的第二端及该回授信号，并接受一第二选择信号的控制，用以选择将该些输入端之一连接至该输出端；以及

一PLL信号产生电路，具有一第一输入端、一第二输入端、及一输出端，该第一输入端耦接至该第一多路转换器的输出端，该第二输入端耦接至该第二多路转换器的输出端，该输出端输出该时钟信号，该时钟信号经一导线送回该回授信号。

3．如权利要求2所述的具有可程序化频率与偏移的PLL时钟产生电路，其特征是该时钟信号于该导线的一半耦接至一电路装置，以供该电路装置做为运作的参考时钟。

4．如权利要求2所述的具有可程序化频率与偏移的PLL时钟产生电路，其特征是该PLL信号产生电路包括：

复数个第一除法器，每一该第一除法器的输入端经该第一端耦接至该第一多路转换器的输出端；

一第三多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第一除法器的输出，并接受一第三选择信号的控制，用以选择将该些输入端之一连接至该输出端；

复数个第二除法器，每一该第二除法器的输入端经该第二输入端耦接至该第二多路转换器的输出端；

一第四多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第二除法器的输出，并接受一第四选择信号的控制，用以选择将该些输入端之一连接至该输出端；

一PLL核心电路，具有一参考输入端、一回授输入端、及一输出端，该PLL核心电路依据该参考输入端与该回授输入端的信号相位差由该输出端产生一信号，该参考输入端耦接至该第三多路转换器的输出端，该回授输入端耦接至该第四多路转换器的输出端；

复数个第三除法器，每一该第三除法器的输入端耦接至该PLL核心电路的输出端；以及

一第五多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第三除法器的输出，该输出端输出该时钟信号。