[发明专利]可程序化频率与偏移的锁相环时钟产生电路

说明书

本发明是关于一种时钟产生电路，且特别是有关于一种可程序化频率与偏移的PLL时钟产生电路。

随着半导体技术的进步，现今数字电路系统的运作频率越来越高，时钟(clock)信号的同步变成系统设计者的一项重要课题。关于系统时钟的同步问题，通常不只是一个时钟信号的同步问题，并且牵涉多个时钟信号间的同步。传统的时钟信号偏移(skew)是由时钟信号产生器与负载决定，亦即其为一个开放回路(open loop)，当时钟信号由时钟信号送至负载的路径越长，或是负载增加时，信号偏移会变得更严重。例如电脑主机板是一个极佳的例子，在电脑主机板上有许多装置共同使用同一个时钟信号，而且电脑主机板上的存储器可以随使用者的需求而改变，另外，亦有许多周边装置插槽可以随需要安装所需的各种周边界面，因此改变存储器及周边界面的数量皆会改变时钟信号的负载，所以以开放回路的方式提供时钟信号，相当难控制信号偏移的问题。另一方面，有时会需要改变一些时钟信号的频率，假如所有的时钟信号都由外部的时钟信号产生器提供，因为在系统重置(reset)之后，时钟信号的频率即固定不变，不太可能随意地改变时钟信号的频率。

如图1所示，为已知的时钟信号架构的示意图。如图所示，以一个电脑主机板的系统架构为例，在此电路中，由单一的时钟信号产生器150提供系统所需的所有时钟信号CPU_CLK及SYS_CLK，其中时钟信号CPU_CLK提供CPU 110及晶片组(chipset)120，时钟信号SYS_CLK则提供晶片组120及经总线(bus)130供装置141～14N使用。因为晶片组120是整个电脑主机板的控制电路的整合晶片，所以晶片组120需参考时钟信号CPU_CLK及SYS_CLK。其中透过总线连接的装置141～14N可以是周边界面之类的装置，因为在电脑主机板上可安装不同的数量的周边界面，因此时钟信号SYS_CLK的负载会随安装的周边界面数量而改变，因此也将影响其信号偏移，并且当信号偏移的情形严重时，将会影响整个系统的稳定度。

假如在晶片组的内部提供多个时钟信号，用以提供本身的电路及系统的其他装置使用，则系统设计者可以有效地控制时钟信号的偏移情形，并且可以使系统具有更佳的稳定性与容忍性。另一方面可以经由程序化控制动态改变信号的频率。

综合上述的讨论，可知已知的时钟信号产生电路，有下列的缺点：

1．由外部的时钟信号产生器提供系统所需的时钟信号，所提供的时钟信号的频率不容易改变，尤其不能以程序化动态地改变信号的频率。

2．使用开放回路的方式提供系统的时钟信号，随着系统中时钟信号的负载变化，很难控制时钟信号的偏移情形，将影响系统的稳定性。

因此本发明的主要目的是提供一种可程序化频率的PLL时钟产生电路，使用PLL方式的时钟产生电路，可以程序化动态地改变信号的频率。

本发明的另一目的是提供一种可程序化偏移的PLL时钟产生电路，使用PLL的闭回路(close loop)方式的时钟产生电路，可以程序化动态调整信号的偏移。

为达成本发明的上述和其他目的，本发明提出一种可程序化频率与偏移的PLL时钟产生电路，用以根据一参考信号产生一时钟信号，该时钟电路包括复数个第一延迟元件、第一多路转换器、复数个第二延迟元件、第二多路转换器、及PLL信号产生电路。

其中每一该第一延迟元件具有一第一端及一第二端两个端点，该些第一延迟元件以串接方式连接，即前一个第一延迟元件的第二端连接至后一个第一延迟元件的第一端，且第一个第一延迟元件的第一端耦接至该参考信号。

该第一多路转换器具有复数个输入端及一输出端，每一该输入端分别耦接至每一该第一延迟元件的第二端及该参考信号，并接受一第一选择信号的控制，用以选择将该些输入端之一连接至该输出端。

每一该第二延迟元件具有一第一端及一第二端两个端点，该些第二延迟元件以串联方式连接，即前一个第二延迟元件的第二端连接至后一个第二延迟元件的第一端，且第一个第二延迟元件的第一端耦接至一回授信号。

该第二多路转换器具有复数个输入端及一输出端，每一该输入端分别耦接至每一该第二延迟元件的第二端及该回授信号，并接受一第二选择信号的控制，用以选择将该些输入端之一连接至该输出端。

该PLL信号产生电路具有一第一输入端、一第二输入端、及一输出端，该第一输入端耦接至该第一多路转换器的输出端，该第二输入端耦接至该第二多路转换器的输出端，该输出端输出该时钟信号，该时钟信号经一导线送回该回授信号。