[发明专利]半导体器件

说明书

本发明涉及构成存储器单元阵列的例如或非(NOR)门的卧式ROM等半导体器件，其中所述存储器单元阵列由多个存储器单元晶体管组成。

一般来说，在写入各种程序信息中使用的ROM(只读存储器)具有将栅、源和漏组合成矩阵状的MOS(金属氧化物半导体)晶体管结构，即由沉积金属、氧化物(绝缘体)和半导体的晶体管构成，按照写入信息，通过使存储器的晶体管的源和漏之间断开或短路，或通过预先设定两种阈值电压，检测在漏和源之间流动的电流，其与存储信息的‘1’、‘0’对应。

以往的这种高集成化的NOR型掩模ROM，例如，如图7(a)、(b)所示，由P型半导体(Si)衬底51、在该P型半导体衬底51的上部中在一个方向上多个形成为带状的N型半导体区域57、57…和通过栅氧化膜58与其垂直地延伸的多个形成为带状的栅电极59、59…构成，在这些N型半导体区域57、57…和栅电极59、59…的交叉部分上设置存储器单元。

在各栅电极59、59…下方由邻接的N型半导体区域57、57…组成的源区和漏区之间，形成操作沟道54…。通过将各操作沟道54…的阈值电压设定为各预先场所的预定值，如果在字线A1、A2…上向栅电极59、59施加预定值以上的电压，那么操作沟道54…变为导通状态，如果设定位线f1、f2…，使漏电压＞源电压，那么电子从源侧向漏侧移动，流动漏电流。由此，进行‘1’的信息写入。

就是说，如果在栅电极59上施加正电压，那么在操作沟道54中，P型半导体衬底51的空穴被压向内部，感应相反的负电荷即电子。如果栅电极59的正电压不断升高，那么操作沟道54的电子增多，其结果变成N型传导层，接着使相同N型的源区和漏区之间导通，电流流动。再有，这样，作为操作沟道54N型传导层的晶体管被称为N沟道晶体管。另一方面，作为操作沟道54P型传导层的晶体管被称为P沟道晶体管。

其中，在上述操作沟道54中如果相对于Si注入成为杂质的硼(B)离子，那么由于Si的价电子为4价，B的价电子为三价，所以该硼(B)离子注入区55在形成与Si原子的共价键时缺少一个电子。从附近的Si原子中漏出该缺少部分，完成共价键。其结果，在原来的Si的地方成为空穴。

而且，如果操作沟道54的硼(B)离子达到高浓度，空穴增加，那么即使在如上所述的栅电极59上施加所述预定正电压，电子也不会变多。因此，可以进行‘0’的信息写入。

就是说，在掩模ROM中，在制造元件阶段，可固定数据。因此，如上所述，在施加上述预定电压时，在要进行‘0’的信息写入的情况下，可以在制造时在操作沟道54中高浓度地注入硼(B)离子。

但是，在上述以往的半导体器件中，在NOR型掩模ROM在设计规则F的情况下，如图7(a)所示，每一位的横方向节距X为2F，并且每一位的纵方向节距Y也变为2F。因此，NOR型掩模ROM的每一位的面积变为4F²，存在成为小型化和高集成化障碍的问题。

再有，上述设计规则F的F表示例如使F＝0.25μm那样的尺寸。

本发明的目的在于提供在晶体管的各元件之间隔离区最小，可实现小型化和高集成化的半导体器件。

为了实现上述目的，本发明的半导体器件包括：

多个第一导电型半导体区域和多个第二导电型半导体区域相互邻接交错形成的第一导电型半导体衬底，

以所述第二导电型半导体区域作为源区和漏区，以其之间的第一导电型半导体区域作为沟道部分的第一晶体管，

以第一导电型半导体区域作为源区和漏区，以其之间的第二导电型半导体区域作为沟道部分，邻接所述第一晶体管形成的以便该源或漏区兼做所述第一晶体管的所述沟道部分的第二晶体管，

其特征在于，在所述第一和第二晶体管内的一个晶体管操作期间，在另一个晶体管中，反向偏置第一和第二导电型半导体区域的接合部位。

按照上述结构，在第一导电型半导体衬底上，相互邻接地形成第一晶体管和第二晶体管，第一晶体管的沟道部分兼做第二晶体管的源或漏区。但是，在象这样简单地仅使晶体管之间被邻接的情况下，在晶体管之间有产生泄漏电流的危险。

因此，在以往的半导体器件中，通过在晶体管之间设置元件隔离区来防止泄漏电流。由此必须确保充分大的元件隔离区，不能实现半导体器件的进一步小型化和高集成化。

对此，按照本发明的结构，除将第一和第二晶体管相互邻接地形成外，在不操作一方的晶体管中，还反向偏置第一和第二导电型半导体区域的接合部位。