[发明专利]电可擦除可编程分裂栅的存储单元

说明书

本发明涉及具有控制栅和浮栅类型的电可擦除可编程分裂栅(split-gate)存储单元的制造方法，其中控制栅和浮栅横向地间隔开，浮栅在横向与控制栅和隔离自对准。本发明还涉及由该方法制造的单元。

电可擦除可编程分裂栅存储单元在本领域中已众所周知。这种单元的一种类型是在半导体衬底中有第一和第二隔开的区域，沟道位于两者之间。浮栅与衬底绝缘，并位于沟道的第一部分上。控制栅与衬底绝缘，与浮栅隔开，并位于沟道的第二部分上，第二部分与第一部分不同。这种单元例如参见U.S.专利5，029，130。这种类型单元的制造方法也公开在以上提到的专利中。

可靠并能重复制造这种电可擦除可编程存储单元的问题之一是在横向浮栅与控制栅的对准以及浮栅与隔离的对准。这种对准如果可以准确并精确地控制，那么可以控制单元的最终尺寸，当然也最终地决定了器件的密度和成品率。

因此，在本发明中，所述电可擦除可编程存储单元的制造方法包括在衬底上提供第一绝缘材料层的步骤。第一多晶硅层提供在第一绝缘材料层上。然后构图第一多晶硅层，并除去选择的部分。第二绝缘材料层提供在第一多晶硅层上。选择性地掩蔽并各向异性地除去第二绝缘材料层，以在对应的第一多晶硅层中限定将变成浮栅的区域。然后各向同性地腐蚀第二绝缘材料层。各向异性地腐蚀第一多晶硅层，由第一多晶硅层形成浮栅。氧化第一多晶硅层的露出部分形成陡直的边缘。然后二氧化硅淀积在第二绝缘材料层上和第一多晶硅层已氧化的露出部分上。第二多晶硅层淀积在已淀积的二氧化硅上。各向异性地腐蚀第二多晶硅层形成控制栅。所述存储单元的控制栅和浮栅自对准。

图1为由本发明的方法制造的电可擦除可编程的存储单元的剖面图。

图2(a-m)示出了在半导体衬底中制造图1所示类型的存储单元阵列的各步骤图。

参考图1，该图示出了由本发明的工艺制造的本发明的存储单元10的剖面图。这里所介绍的尺寸和处理方法适用于0.18微米工艺。很显然本发明不限于这种工艺技术，也可以用在其它工艺中。

存储单元10包括通常由硅制成的半导体衬底12。衬底12具有形成在其内的第一区域14和第二区域16，沟道区18分开两者。通常第一区域14为漏，第二区域16为源。当然，区域14和16的标识可以互换。第一绝缘材料层20位于衬底12上。通常，第一绝缘材料层20为二氧化硅，约50到100埃厚。由多晶硅制成的浮栅22位于第一绝缘材料层20上。浮栅22约300-500埃厚。由此，浮栅22与衬底12绝缘，并位于沟道18的第一部分上。浮栅22在衬底12中的第二区域16上延伸，两者形成容性耦合。最后，也为多晶硅的控制栅24与浮栅22横向隔开，并位于第一绝缘材料层20上。于是，控制栅24也与衬底12绝缘，并位于沟道18的第二部分上。浮栅22和控制栅24由通常也为二氧化硅的第二绝缘材料层32相互隔开。

制造可靠可再生产的存储单元10的一个关键问题是使控制栅24与浮栅22对准。此外，另一关键问题是使浮栅22与各隔离区域横向对准。可以看出，采用本发明的方法，通过使用为自对准工艺的本发明的方法可以解决所有这些关键的对准问题。如前所述，单元10的工作通常是公知的，可以在U.S.专利5，029，130和5，572，054中找到，在这里作为参考引入。

在衬底12中形成阵列形的存储单元10的方法开始于在衬底12中形成隔离区域40。在图2a-1中所示的相同行(i)中隔离区域40将存储单元10相互隔开。然而，隔离区域40在位线方向不连续。正是列或位线方向的不连续性，使下文将详细介绍的公共源线16在字线方向平行地布置。公共源线16将相同的列中的存储单元10(例如相同列中的存储单元10b中)相互分开。沿线2-2截取的截面图显示在图2a-2中。隔离区域40由公知的LOCOS工艺或浅沟槽工艺制成。对本发明讨论的目的来说，隔离区域40为浅沟槽。

参考图2b-1，示出了本发明的方法下一步骤中衬底12的俯视图。形成隔离区域40之后，第一二氧化硅层20形成在衬底12上。第一二氧化硅层20通过热氧化形成，并得到约80埃的厚度。此后，第一多晶硅层22形成在二氧化硅的第一层20上。多晶硅22通过低压化学汽相淀积(LPCVD)形成，得到厚度约500埃的层。图2b-2和2b-3分别为沿线2-2和3-3截取的图2b-1的剖面图。