[发明专利]水平同步信号的锁相环电路无效
| 申请号： | 00126226.2 | 申请日： | 2000-08-23 |
| 公开（公告）号： | CN1285681A | 公开（公告）日： | 2001-02-28 |
| 发明（设计）人： | 松井俊也 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | H04N5/06 | 分类号： | H04N5/06;H03L7/08 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 吴增勇,张志醒 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种PLL电路即使输入的水平同步信号突然变化,或频率级降低到预定值或更低,或消失,也能避免VCO(5)中的频率出现任何大的变化。该PLL电路包括设置在相位比较器(2)的输出侧的开关(3),以便通过在提供水平同步信号期间连接到AFC滤波器(4)和按照相位差提供相位差电流来控制VCO的输出电压。当Hin信号消失时,比较器不会提供任何相位差电流,也不会使VCO变化。在Hin信号频率较高和较低时,比较器通过提供其时间长度受限制的相位差电流来控制VCO。 | ||
| 搜索关键词： | 水平 同步 信号 锁相环 电路 | ||
【主权项】：
1．一种用于水平同步信号的锁相环(PLL)电路，它包括电压控制振荡器(VCO)和相位比较器，其中所述相位比较器把输入的水平同步信号的相位与反馈的返回(RET)信号的相位加以比较，检测通过上述比较获得的相位差值，并将所述相位差值送到VCO，所述RET信号是由从所述VCO输出的信号分频而得到的、并具有与所述水平同步信号同步的分频频率，所述PLL电路锁定这些相位以维持同步状态，所述PLL电路的特征在于还包括：一个开关，它设置在所述比较器的输出侧，并且在水平同步信号输入期间把所述检测到的相位差值连接到所述VCO。
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