[发明专利]频率综合器无效
| 申请号： | 01112340.0 | 申请日： | 2001-04-02 |
| 公开（公告）号： | CN1318901A | 公开（公告）日： | 2001-10-24 |
| 发明（设计）人： | 山田竜一;平野俊介;宫原泰德;足立寿史;高桥尚志;儿岛裕贵 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18 |
| 代理公司： | 柳沈知识产权律师事务所 | 代理人： | 马莹 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种频率综合器装置,包括PLL(锁相环)电路和分频比控制电路。PLL电路包括相位比较器、低通滤波器、压控振荡器和可变分频器。分频比控制电路控制可变分频器,使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值。可变分频器的输出信号fdiv和经延迟部件获得的输出信号fdiv被用作分频比控制电路中的累加器部分的时钟。可以降低由于分频比控制电路的工作产生的衬底电位和电源电压的变化,抑制频率综合器的C/N的恶化。 | ||
| 搜索关键词： | 频率 综合 | ||
【主权项】：
1．一种频率综合器装置，包括：一个PLL(锁相环)电路，该电路包括基准信号输入装置、相位比较器、低通滤波器、压控振荡器和可变分频器；和一个分频比控制电路，用于控制可变分频器，使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值，该分频比控制电路包括：多个累加器，每个累加器具有一个寄存器和一个加法器；一个分数部分计算电路，用于接收由加法器按顺序相加二项式系数产生的进位信号；一个分频比加法器，用于相加分数部分计算电路的输出和整数部分，设置可变分频器的分频比；其中分频比控制电路在具有不同定时的多个时钟下进行操作；因此，产生具有等于分频比的时间平均值与基准信号的频率之积的频率的信号。
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