[发明专利]降低MOS共发共基电路热电子恶化效应的电压限制偏置电路

摘要

MOS共发共基放大器电路遭受由额外基极电流引起的性能特性的长期或瞬时变化(恶化)。当MOS共发共基放大器电路的输出电压为最大值时在漏极源极电压的最大偏移通过接地的源极晶体管期间可以在连接输出晶体管的共发共基的接地的源极晶体管中产生这些电流。MOS共发共基放大器电路配置包括附加晶体管的一个电压限制偏置电路配置。当MOS共发共基放大器电路输出电压在它的最大值处时,该偏置电路配置作为MOS共发共基放大器电路输出节点与最高的共发共基连接晶体管的漏极节点之间的一个串联电压限制设备。改良的MOS共发共基放大器电路配置的一个实施例被安排来把灵敏共发共基晶体管的漏极源极电压偏移峰值限制为低于预先选定的临界电压Vcrit的一个数值。Vcrit被定义为灵敏共发共基晶体管的漏极源极电压值,对于它,由大于Vcrit的峰值漏极源极电压偏移所引起的瞬时和/或累积基极电流将把晶体管的灵敏电参数即时地或者累积地降低到一个范围,该范围将把放大器性能特性(组)降低到一个可评估程度。偏置电路配置的一个实施例的附加晶体管由内部相邻的源极漏极节点作为一个顺序的链路与以各自的固定电压偏置的栅极连接。链路的一个外部漏极节点接于当MOS共发共基放大器的输出节点上而链路的一个外部源节点接于最上面的共发共基连接晶体管的漏极上。附加的晶体管数目和固定偏置栅极电压被选择来把灵敏晶体管上的峰值漏极源极电压偏移限制在选定的操作条件之下。

主权项

1.一种共发共基电路包括：第一晶体管，具有各自的源极、漏极与栅极端子，所述第一晶体管栅极端子耦合到参考第一功率电源的一个输入信号上而所述第一晶体管源极端子耦合到所述第一功率电源；第二晶体管，具有各自的源极、漏极与栅极端子；所述第二晶体管源极端子和所述第一晶体管漏极端子耦合以便形成第一源极漏极连接；第一共发共基电路输出端耦合到第二电功率电源电压；第一电路装置，用于相对于所述第一功率电源偏置所述第二晶体管栅极电路端子如此以致所述第一晶体管操作在饱和工作范围中；和一个电压限制电路，插入在所述第一输出端和所述第二晶体管漏极之间用于限制通过所述第一晶体管的各自的第一漏极源极电压和通过所述第二晶体管的各自的第二漏极源极电压以便不超过相应的第一最大漏极源极电压极限值和相应的第二最大漏极源极电压极限值。