[发明专利]芯片层叠型半导体装置无效
| 申请号： | 02122159.6 | 申请日： | 2002-05-31 |
| 公开（公告）号： | CN1399338A | 公开（公告）日： | 2003-02-26 |
| 发明（设计）人： | 尾山胜彦;远藤光芳;田窪知章;山崎尚;井本孝志 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | H01L25/065 | 分类号： | H01L25/065;H01L23/50 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 王永刚 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。 | ||
| 搜索关键词： | 芯片 层叠 半导体 装置 | ||
【主权项】：
1、一种芯片层叠型的半导体装置，其特征在于具备：具有多条信号用端子的半导体芯片；在分别各安装1个以上的该半导体芯片的同时，形成与该被安装的各半导体芯片的上述各信号用端子电气连接的多条芯片连接用配线，并且沿着厚度方向层叠2层以上的多片芯片安装基板；在相对这多片芯片安装基板交替配置的同时，形成有与相邻的上述芯片安装基板的上述各芯片连接用配线电气连接的多条层间连接用配线的中间基板，在上述各芯片连接用配线对上述各芯片安装基板实际形成同一图案的同时，上述各层间连接用配线，形成可以切换以下两种状态的图案，即，在分别被安装在上述各芯片安装基板上的上述各半导体芯片间的上述各信号用端子彼此之间的电气连接状态，或者电气连接到多个规定外部端子的多条外部端子连接用配线和上述各信号用端子的电气连接状态。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于株式会社东芝，未经株式会社东芝许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/02122159.6/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
