[发明专利]时钟同步延迟控制电路无效
| 申请号： | 02140316.3 | 申请日： | 1997-04-23 |
| 公开（公告）号： | CN1389797A | 公开（公告）日： | 2003-01-08 |
| 发明（设计）人： | 户田春希 | 申请（专利权）人： | 东芝株式会社 |
| 主分类号： | G06F13/00 | 分类号： | G06F13/00 |
| 代理公司： | 上海专利商标事务所 | 代理人： | 沈昭坤 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种时钟同步延迟控制电路,该电路能在使内部时钟同步、进行数据传送的系统中,使该内部时钟与外部时钟正确同步。外部时钟CK经由缓冲器,变为具有偏离D1的内部时CLK。该内部时钟CLK通过经由具有延迟量A的延迟电路32、形成延迟量2×Δ的延迟单元阵列33－1～33－n以及具有延迟量D2的延迟电路34,变成校正内部时钟CK’,与外部时钟CK同步。各延迟单元具备状态保持部;前向脉冲经过的延迟单元,固定维持于状态保持部所定的状态。由此,可正确形成延迟量2×Δ。 | ||
| 搜索关键词： | 时钟 同步 延迟 控制电路 | ||
【主权项】：
1.一种存储器系统，其特征在于，包含多个存储器；控制所述存储器的控制器；相对于所述控制器输出的外部时钟信号具有与所述存储器相同的存储容量的虚拟存储器；第1配线，使外部时钟信号从所述控制器提供到所述存储器的延迟时间等于该外部时钟信号从所述控制器提供到所述虚拟存储器的延迟时间；数据总线，以与外部时钟信号具有特定的相位关系的内部时钟信号同步的方式将数据从一个所述存储器提供给所述控制器；第2配线，将来自所述虚拟存储器的外部时钟信号作为返回时钟信号送回所述控制器；其中，数据从一个所述存储器提供到所述控制器受到的时间延迟等于返回时钟信号从所述虚拟存储器提供到所述控制器的延迟时间，所述控制器与返回时钟信号同步地接收该数据。
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