[发明专利]用于低功率操作的具有平衡逻辑层的运算电路无效
| 申请号： | 200580001900.7 | 申请日： | 2005-03-04 |
| 公开（公告）号： | CN101065724A | 公开（公告）日： | 2007-10-31 |
| 发明（设计）人： | 卡伊·奇尔卡;C·约翰·格洛斯纳 | 申请（专利权）人： | 桑德布里奇技术公司 |
| 主分类号： | G06F7/50 | 分类号： | G06F7/50 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 黄小临;王志森 |
| 地址： | 美国*** | 国省代码： | 美国;US |
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| 摘要： | 提供一种加法器电路，包括：多个串联的加法器级，除了最后的加法器级之外的每个加法器级的进位输出连接到随后的一个加法器级的进位输入。施加到在至少一个给定的加法器级中的进位输出计算元件的相应输入的进位、产生和传送信号，在所述加法器电路内的所述信号到达所述进位输出计算元件的它们相应的输入的过程中所经历的门延迟的数量上被充分地平衡。有益的是，这大大降低了在所述加法器电路中的动态转换功率和短路功率。 | ||
| 搜索关键词： | 用于 功率 操作 具有 平衡 逻辑 运算 电路 | ||
【主权项】：
1.一种加法器电路，包括：多个串联的加法器级，除了最后的加法器级之外的每个加法器级的进位输出连接到随后的加法器级的进位输入；其中，施加到在至少一个给定的加法器级中的进位输出计算元件的相应输入的进位、产生和传送信号，在所述加法器电路内的所述信号到达所述进位输出计算元件的它们相应的输入的过程中所经历的门延迟的数量上被充分地平衡。
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