[实用新型]高速串行时分复用总线无效

专利信息
申请号: 200620162564.6 申请日: 2006-12-30
公开(公告)号: CN200994146Y 公开(公告)日: 2007-12-19
发明(设计)人: 刘瑞宽 申请(专利权)人: 中国电子科技集团公司第五十研究所
主分类号: H04L12/40 分类号: H04L12/40;H04L5/22
代理公司: 上海专利商标事务所有限公司 代理人: 左一平
地址: 20006*** 国省代码: 上海;31
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摘要: 实用新型公开了一种高速串行时分复用总线,与通信系统的主模块和从模块连接;主模块和从模块均包含ST-BUS总线控制器、半双工同步通信控制器;其特点是,总线与ST-BUS总线控制器、半双工同步通信控制器双向连接;总线包括:帧同步信号线、位同步信号线Ci、下行数据线STO、上行数据线STi、半双工同步通信时钟线CLK、半双工同步通信数据线DATAb、各模块采用令牌传递总线方式占用信道。可胜任至少32个用户多的管理配置、信令交互、异常处理及每个用户64K独立带宽的无阻塞数据交换等工作。具有在系统带宽要求大的情况下使用较少的总线即可完成对所有用户的监视和控制,并可明显提高设备的模块化程度和智能化水平的优点。
搜索关键词: 高速 串行 时分 总线
【主权项】:
1、高速串行时分复用总线,与通信系统的主模块和从模块连接;所述的主模块和从模块均包含ST-BUS总线控制器、半双工同步通信控制器;其中:主模块的ST-BUS总线控制器发起并维护ST-BUS,从模块的ST-BUS总线控制器按照所分配的时隙进行工作;所述的半双工同步通信控制器还包括介质访问控制层和逻辑链路控制层,主模块的半双工同步通信控制器发起并维护该通信链路,介质访问控制层采用令牌传递总线方式,逻辑链路控制层采用高级数据链路控制协议;其特征在于,所述的总线与所述的ST-BUS总线控制器、半双工同步通信控制器双向连接;所述的总线包括:帧同步信号线由主模块发出;位同步信号线Ci:由主模块发出,各从模块接收,用于同步接收数据;下行数据线STO:由主模块发出,各从模块严格按所配置的时隙从下行数据STO上接收数据;上行数据线STi:各从模块严格按所配置的时隙发送数据到上行数据线STi上;半双工同步通信时钟线CLK:主模块发出,各从模块接收;半双工同步通信数据线DATAb:各模块采用令牌传递总线方式占用信道。
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