[发明专利]沟槽型MOSFET及其制造方法无效
| 申请号： | 200680007622.0 | 申请日： | 2006-06-07 |
| 公开（公告）号： | CN101138093A | 公开（公告）日： | 2008-03-05 |
| 发明（设计）人： | 阿尔贝托·奥·阿丹 | 申请（专利权）人： | 夏普株式会社 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L21/336 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 李香兰 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种沟槽型MOSFET。在基板(1)、外延层(2)、沟道体区(3)和高掺杂源极区(7)依次邻接而形成的半导体基板上形成有其底部到达外延层(2)的沟槽部(16)，在该沟槽部(16)的底面及侧壁面设置有栅极绝缘体(5)，该沟槽部(16)内部设置有栅电极(6)，栅极绝缘体(5)具有电场缓和部(10)，该电场缓和部(10)的厚度大于在栅电极(6)和体区(3)之间的栅极绝缘体(5)的厚度，所以，能够提高沟槽部(16)底部附近的耐压性能和增大击穿电压。由此，能够实现一种高击穿电压的沟槽型MOSFET。 | ||
| 搜索关键词： | 沟槽 mosfet 及其 制造 方法 | ||
【主权项】：
1.一种沟槽型MOSFET，在将第一导电型的高掺杂漏极区、第一导电型的低掺杂漏极区、第二导电型的沟道体区和第一导电型的源极区依次邻接而形成的半导体基板上形成有沟槽部，该沟槽部从上述半导体基板的源极区侧的表面开始延伸并且其底部到达上述低掺杂漏极区，在该沟槽部的底面及侧壁面设置有绝缘层，在该沟槽部的内部设置有栅电极，其特征在于：上述绝缘层在上述沟槽的侧壁面上的上述低掺杂漏极区和上述栅极电极之间具有电场缓和部，该电场缓和部的厚度大于上述栅电极和上述沟道体区之间的上述绝缘层的厚度。
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