[发明专利]具有多个地址、数据及命令总线的存储器装置及方法

摘要

一种动态随机存取存储器(“DRAM”)装置包括一对通过地址多路复用器(66)选择性地耦合到外部地址总线的内部地址总线，及一对通过数据多路复用器选择性地耦合到外部数据总线的内部数据总线。所述DRAM装置还包括用于每一存储器单元组的组多路复用器(80)，所述组多路复用器(80)选择性地将所述内部地址总线中的一者及所述内部数据总线中的一者耦合到相应的存储器单元组。命令解码器(30)所产生的选择信号致使所述多路复用器响应于所述命令解码器接收的每一存储器命令而选择交替的内部地址及数据总线。

主权项

1、一种存储器装置，其包含：外部端口，其将存储器命令、存储器地址及写入数据耦合到所述存储器装置中，所述外部端口进一步耦合来自所述存储器装置的读取数据；多个内部地址总线；多个内部数据总线；地址耦合电路，其可操作以将对应于来自所述外部端口的所述存储器地址的存储器地址信号耦合到所述内部地址总线中的所选定者；数据耦合电路，其可操作以将对应于来自所述外部端口的所述写入数据的写入数据信号耦合到所述内部数据总线中的所选定者，所述数据耦合电路进一步可操作以将对应于来自所述内部数据总线中的所选定者的所述读取数据的读取数据信号耦合到所述外部端口；多个存储器单元组；组耦合电路，其用于所述存储器单元组中的每一组，所述组耦合电路可操作以将来自所述内部地址总线中的所选定者的所述存储器地址信号耦合到所述相应组，所述组耦合电路进一步可操作以将来自所述内部数据总线中的所选定者的所述写入数据信号耦合到所述相应组且将来自所述相应组的所述读取数据信号耦合到所述内部数据总线中的所选定者；及控制电路，其耦合到所述地址耦合电路、所述数据耦合电路及所述组耦合电路的控制输入，所述控制电路可操作以将信号施加到所述地址耦合电路以致使所述地址耦合电路选择所述地址信号耦合到的所述内部地址总线，将信号施加到所述数据耦合电路以致使所述数据耦合电路选择所述写入数据信号耦合到的且从其耦合所述读取数据信号的所述内部数据总线，以及将信号施加到所述组耦合电路以致使所述组耦合电路选择从其耦合所述地址信号的所述内部地址总线及选择写入数据耦合到的且从其耦合读取数据的所述内部数据总线。