[发明专利]用于测试数字信号定时的选通技术无效

专利信息
申请号: 200680035221.6 申请日: 2006-09-22
公开(公告)号: CN101375346A 公开(公告)日: 2009-02-25
发明(设计)人: 罗纳德·A·萨特斯奇夫;欧内斯特·P·沃克 申请(专利权)人: 泰拉丁公司
主分类号: G11C29/00 分类号: G11C29/00;G11C7/00
代理公司: 中原信达知识产权代理有限责任公司 代理人: 郑立;林月俊
地址: 美国马*** 国省代码: 美国;US
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摘要: 一种测试系统定时的方法,其模拟被测装置上的同步时钟的定时。可以通过将边缘产生器路由到具有递增的延迟值的延迟元件来产生选通脉冲。可将数据信号或者同步时钟信号应用到通过所述选通脉冲计时的一组锁存器的每一个的输入。编码器可以将由此锁存的系列采样转换为表示所述采样信号的边缘时间和极性的字。如果所述采样信号是数据信号,则所述字可以被存储在存储器中。如果所述采样信号是时钟信号,则所述字被路由到时钟总线,并且用于寻址存储器。提供了在时钟边缘时间和数据边缘时间之间的差,并且可以将所述差值与期望值相比较。
搜索关键词: 用于 测试 数字信号 定时 技术
【主权项】:
1.一种用于测试同步总线的定时的方法,所述方法包括:向被测装置的数据信号应用选通,所述选通具有多个脉冲;在所述选通的每个脉冲时存储所述数据信号的状态;向所述被测装置的同步时钟信号应用所述选通;以及将所存储的数据信号的状态与在所述选通的每个脉冲时的所述时钟信号的状态相比较;其中,所述选通的频率大于或等于所述数据信号的频率和所述同步时钟信号的频率。
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