[发明专利]一种基于FPGA实现的解卷积交织器及解卷积交织方法无效
| 申请号： | 200710074005.9 | 申请日： | 2007-04-10 |
| 公开（公告）号： | CN101257313A | 公开（公告）日： | 2008-09-03 |
| 发明（设计）人： | 郭树印 | 申请（专利权）人： | 深圳市同洲电子股份有限公司 |
| 主分类号： | H03M13/23 | 分类号： | H03M13/23;H03M13/27 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518000广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开一种基于FPGA实现的解卷积交织器及解卷积交织方法，该解卷积交织器包括：两个存储深度为二的次幂的双端口RAM，每个双端口RAM分别用于多个连续分支的移位寄存器；两个读写地址发生器，每个读写地址发生器分别与一个双端口RAM连接；控制器，分别与所述双端口RAM以及所述读写地址发生器连接，输出一个选择控制信号，选择控制其中一个读写地址发生器产生读地址和写地址输出；且该控制器输出一个选择信号，选择对应于所述读、写地址所属的双端口RAM，将输入的数据写入该双端口RAM中的所述写地址对应的存储空间，或从该双端口RAM中的所述读地址对应的存储空间读取数据并输出。本发明的解卷积交织器具有存储空间的使用效率高，工作速度快的优点。 | ||
| 搜索关键词： | 一种 基于 fpga 实现 卷积 交织 方法 | ||
【主权项】：
1. 一种基于FPGA实现的解卷积交织器，其特征在于，包括：两个存储深度为二的次幂的双端口RAM，每个双端口RAM分别用于多个连续分支的移位寄存器；两个读写地址发生器，每个读写地址发生器分别与一个双端口RAM连接；控制器，分别与所述双端口RAM以及所述读写地址发生器连接，输出一个选择控制信号，选择控制其中一个读写地址发生器产生读地址和写地址输出；且该控制器输出一个选择信号，选择对应于所述读、写地址所属的双端口RAM，将输入的数据写入该双端口RAM中的所述写地址对应的存储空间，或从该双端口RAM中的所述读地址对应的存储空间读取数据并输出。
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