[发明专利]PLL电路及其干扰防止方法及搭载了此电路的光盘装置无效
| 申请号： | 200710101044.3 | 申请日： | 2007-04-26 |
| 公开（公告）号： | CN101064511A | 公开（公告）日： | 2007-10-31 |
| 发明（设计）人： | 石井秋野 | 申请（专利权）人： | 恩益禧电子股份有限公司 |
| 主分类号： | H03L7/22 | 分类号： | H03L7/22 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 陆锦华;谢丽娜 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种PLL电路，可抑制PLL电路间的相互干扰。检测器(30)检测扫过输入信号的频率的PLL电路(20)的输出信号频率和给定的频率的差是不是第1阈值以下。分频比设定电路(40)进行控制，使得在此差是第1阈值以下的场合变更PLL电路(10)的输出信号频率。给定的频率是指基于PLL电路(10)的输出信号频率而预先设定的固定的频率。PLL电路(10)具备确定PLL电路(10)的输出信号频率的分频器(11、16、17)，设计成可通过分频比设定电路(40)的控制来变更分频器的分频比。通过分频比设定电路(40)的控制来决定分频器的分频比，使得变更了的输出信号频率和变更之前的输出信号频率的差成为第2阈值以下。 | ||
| 搜索关键词： | pll 电路 及其 干扰 防止 方法 搭载 光盘 装置 | ||
【主权项】：
1.一种在同一装置上至少构成第1及第2PLL(Phase Locked Loop)电路的PLL电路，其特征在于具备：检测上述第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下的检测器；以及在上述差为上述第1阈值以下的场合，在比上述第1阈值大的第2阈值以下并且比上述第1阈值大的范围变更上述第1PLL电路的输出信号频率的频率设定电路。
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