[发明专利]半导体元件及其制作方法

摘要

本发明提供一种半导体元件及其制作方法，该方法主要是通过对掺杂的掩膜进行等向刻蚀的设计来形成具有对称长度的轻掺杂区的薄膜晶体管结构，因此有助于提高元件操作时的可靠度与电性表现。另外，此半导体元件的制作方法采用同一道掩膜工艺来形成不同薄膜晶体管的栅极图案，因此可有效避免以不同掩膜工艺制作上述元件时可能产生的掩膜对位误差，有助于提升工艺良品率，并可降低制作成本。

主权项

1.一种半导体元件的制作方法，其特征在于，该方法包括：提供一基板；形成一第一半导体图案与一第二半导体图案于该基板上；依序形成一栅绝缘层与一栅极金属层于该基板上，且覆盖所述的第一半导体图案与第二半导体图案；形成一第一掩膜图案与一第二掩膜图案于所述的栅极金属层上，其中该第一掩膜图案位于所述的第一半导体图案上方并对应暴露出所述的第一半导体图案的一第一源极/漏极区，而该第二掩膜图案位于所述的第二半导体图案上方并对应暴露出所述的第二半导体图案的一第二源极/漏极区；以所述的第一掩膜图案与第二掩膜图案为掩膜来图案化所述的栅极金属层，而分别形成一第一栅极图案与一第二栅极图案；以所述的第一掩膜图案、第一栅极图案、第二掩膜图案与第二栅极图案为掩膜对所述的第一源极/漏极区与第二源极/漏极区进行第一型离子掺杂，使该第一源极/漏极区与第二源极/漏极区具有第一导电型态；对所述的第一掩膜图案与第二掩膜图案进行一刻蚀工艺，以移除该第一掩膜图案与第二掩膜图案的部分外壁，进而暴露出部分的所述的第一栅极图案与第二栅极图案；以剩余的所述的第一掩膜图案与第二掩膜图案为掩膜刻蚀所述的第一栅极图案与第二栅极图案，以形成一第一栅极与一第二栅极，并对应暴露出所述的第一半导体图案中所述的第一源极/漏极区内侧的一第一轻掺杂区以及所述的第二半导体图案中所述的第二源极/漏极区内侧的一第二轻掺杂区；以所述的第一栅极与第二栅极为掩膜对所述的第一轻掺杂区与第二轻掺杂区进行第一型离子轻掺杂，使所述的第一轻掺杂区与第二轻掺杂区具有第一导电型态；移除剩余的所述的第一掩膜图案与第二掩膜图案；形成一图案化掩膜层于所述的基板上，该图案化掩膜层对应暴露出所述的第二半导体图案；经由所述的图案化掩膜层对所述的第二源极/漏极区与第二轻掺杂区进行第二型离子的相反掺杂，以使所述的第二源极/漏极区与所述的第二轻掺杂区的离子形态由第一导电型态转变为第二导电型态；以及移除所述的图案化掩膜层。