[实用新型]一种嵌入式存储器内建自测试结构无效
| 申请号： | 200720170572.X | 申请日： | 2007-11-05 |
| 公开（公告）号： | CN201117296Y | 公开（公告）日： | 2008-09-17 |
| 发明（设计）人： | 孙华义;周显文;常军锋;刘欣祺;孙耕;郑涛;石岭 | 申请（专利权）人： | 深圳艾科创新微电子有限公司 |
| 主分类号： | G11C29/12 | 分类号： | G11C29/12 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518057广东省深圳市南山区高*** | 国省代码： | 广东;44 |
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| 摘要： | 本实用新型公告了一种嵌入式存储器的内建自测试结构，包括MBIST控制器(1)、至少2个存储器以及与各存储器对应的比较器，其特征在于，所述该内建自测试结构还包括合成模块(5)；其中所述每个存储器配置有一个比较器，组成一个相对独立的测试单元，所述各测试单元与MBIST控制器(1)并行，且由MBIST控制器(1)向各测试单元输出控制信号，所述各测试单元将各自比较结果输入到合成模块(5)中，由合成模块(5)对所述比较结果整合后得到一个总的比较结果，并将所述的总的比较结果输入到MBIST控制器(1)。本实用新型所述嵌入式存储器测试结构大大减少了测试的复杂度，减少BIST电路所占芯片面积。 | ||
| 搜索关键词： | 一种 嵌入式 存储器 测试 结构 | ||
【主权项】：
1、一种嵌入式存储器的内建自测试结构，包括MBIST控制器(1)、至少2个存储器以及与各存储器对应的比较器，其特征在于，所述该内建自测试结构还包括合成模块(5)；其中所述每个存储器配置有一个比较器，组成一个相对独立的测试单元，所述各测试单元与MBIST控制器(1)并行，且由MBIST控制器(1)向各测试单元输出控制信号，所述各测试单元将各自比较结果输入到合成模块(5)中，由合成模块(5)对所述比较结果整合后得到一个总的比较结果，并将所述的总的比较结果输入到MBIST控制器(1)。
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