[发明专利]具有可中断时钟的数据总线接口

摘要

在具有经由时钟和数据线进行的异步数据传输的数据总线中，通过以数据总线的数据速率的倍数进行采样来确定所传送的数据。在此情况下，利用与数据总线的异步时钟不同步的时钟来进行采样。为了避免由于在当前不传送数据时以高频时钟不必要地操作接口电路而出现的干扰，提供用于检测数据传输的开始和结束的控制电路。仅在数据传输开始时，才会向接口电路提供所需时钟。在数据传输结束之后，将再次切断用于所述接口电路的时钟。该控制电路优选地被设计为状态机，其对数据总线的数据和时钟线上的状态做出反应而不需要时钟信号。

主权项

1.一种具有时钟和数据线(SCL、SDA)的数据总线接口，其中，数据传输的开始和结束分别由时钟和数据线(SCL、SDA)的唯一状态组合来指示，其中，提供接口电路(I2C)，其在接收模式中通过以数据速率的倍数进行采样来确定时钟和数据线(SCL、SDA)的状态，并且输出所传送的数据，其特征在于，提供用于检测数据传输的开始和结束的控制电路(CLK_CTRL)，其中所述控制电路(CLK_CTRL)在检测到数据传输的开始之后向接口电路(I2C)施加该接口电路(I2C)的操作所需的第一时钟信号(CLK_G)，并且其中，所述控制电路(CLK_CTRL)在检测到数据传输的结束之后中断该接口电路(I2C)的操作所需的第一时钟信号(CLK_G)。