[发明专利]微处理器中的紧缩加减运算

摘要

微处理器对从寄存器堆(19)的指定源寄存器(REGA、REGB)的指定顶部(_T)或底部(_B)半字位置获得的半字运算数并行执行紧缩半字加法和减法运算，且此类运算的和与差结果被紧缩到指定目的地寄存器(DST_REG)的各自顶部和底部半字位置中。所述微处理器包含具有加法器电路的算术逻辑单元(ALU 11)，所述加法器电路可选择性地分为独立的半字加法器(13、15)，所述半字加法器可独立选择(ADDSUB_CTL_T、ADDSUB_CTL_B)以对所述选定半字运算数(OP_B_T、OP_A_T、OP_B_B、OP_AB)执行加法运算或减法运算。所述ALU的所述半字加法器经由在所述顶部和底部半字位置中间进行选择的一组多路复用器(21-26)从源寄存器存取所述运算数。还可提供具有对所述和与差结果的等分及饱和修改的运算。

主权项

1. 一种处理器电路，其适于对一对选定运算数执行紧缩半字加法和减法运算，所述处理器电路包括：算术逻辑单元(ALU)，其具有加法器电路，所述加法器电路可选择性地分为两个半字加法器，每一半字加法器可独立选择以对在所述半字加法器的各自运算数输入处接收的运算数执行加法或减法运算，所述ALU可存取具有拥有顶部和底部半字存储位置的一组可选择寄存器的寄存器堆，所述ALU的所述半字加法器的输出可选择性地耦合到所述寄存器堆中的指令指定的目的地寄存器的各自顶部和底部半字存储位置；以及一组多路复用器，其耦合在所述寄存器堆与所述ALU的所述半字加法器的所述运算数输入之间，所述组多路复用器经配置以响应于指令确定的控制信号从所述寄存器堆的所指定第一源寄存器的所指定顶部或底部半字选择第一运算数输入，且从所述寄存器堆的所指定第二源寄存器的所指定顶部或底部半字选择第二运算数输入，所述所指定第二源寄存器未必与所述所指定第一源寄存器相同。