[发明专利]符号率硬件加速器

摘要

一种硬件加速器，该硬件加速器包括：第一缓冲器、第二缓冲器、一个或多个地址发生器、转译只读存储器(ROM)、循环冗余校验(CRC)发生器、卷积编码器和控制器。第一缓冲器和第二缓冲器存储信息比特。一个或多个地址发生器生成用于访问第一缓冲器、第二缓冲器和共享存储器体系(SMA)的地址。转译ROM用于生成已转译的用于访问第一缓冲器和第二缓冲器的地址。控制器设置用于CRC发生器、卷积编码器和地址发生器的参数，并通过操作信息比特和处理后比特执行用于信息比特的信道处理(例如重排序、块编码、奇偶校验结尾、删余、卷积编码和交织)的预定的控制命令序列，同时在第一缓冲器、第二缓冲器、SMA、CRC发生器和卷积编码器之间移动信息比特。

主权项

1. 一种用于对无线发射和接收的信息比特执行信道处理的硬件加速器，该硬件加速器与共享存储器通信，该硬件加速器包括：用于存储信息比特和处理后的信息比特的第一缓冲器和第二缓冲器；用于生成访问所述第一缓冲器和所述第二缓冲器的地址的至少一个地址发生器；用于生成访问所述第一缓冲器和所述第二缓冲器的已转译的地址的转译只读存储器(ROM)；用于访问所述共享存储器的接口；用于对所述信息比特和所述处理后的信息比特中的一者执行块编码以生成奇偶校验比特的循环冗余校验(CRC)发生器；用于对所述信息比特和所述处理后的信息比特中的一者执行卷积编码的卷积编码器；以及控制器，该控制器被配置为生成控制信号从而为所述CRC发生器、所述卷积编码器和所述地址发生器设置参数，并通过操作所述信息比特和所述处理后的信息比特来执行用于所述信息比特的信道处理的预定的控制命令序列，同时在所述第一缓冲器、所述第二缓冲器、所述共享存储器、所述CRC发生器和所述卷积编码器之间移动所述信息比特和所述处理后的信息比特。