[发明专利]多模除法器重定时电路无效
| 申请号： | 200780028007.2 | 申请日： | 2007-07-24 |
| 公开（公告）号： | CN101496284A | 公开（公告）日： | 2009-07-29 |
| 发明（设计）人： | C·纳拉通;苏文俊 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03K21/10 | 分类号： | H03K21/10;H03K23/66 |
| 代理公司： | 永新专利商标代理有限公司 | 代理人： | 林锦辉 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 多模除法器(MMD)接收MMD输入信号并输出MMD输出信号SOUT。MMD包括模数除法器级(MDS)链。每个MDS接收输入信号，将该输入信号除以2或者除以3，并且输出结果作为输出信号。每个MDS对其自己的模数控制信号作出响应，该模数控制信号用于控制该MDS是除以2还是除以3。在一个实例中，时序逻辑元件输出SOUT。使用所述链中的开始的MDS级中的一个MDS级的低抖动模数控制信号来将时序逻辑元件置于第一状态。使用所述链的中间中的MDS级中的一个MDS级的输出信号来将时序逻辑元件置于第二状态。因为时序逻辑元件不以MMD输入信号的较高频率作为时钟进行定时，所以功率消耗较低。 | ||
| 搜索关键词： | 除法 器重 定时 电路 | ||
【主权项】：
1、一种多模除法器(MMD)，包括：除以2/3单元链，其中所述链中的每个除以2/3单元接收输入信号并输出输出信号，其中所述除以2/3单元中的每一个除以2/3单元对模数控制信号作出响应，所述模数控制信号用于控制所述除以2/3单元是除以2还是除以3；以及时序逻辑元件，其中所述模数控制信号中的一个模数控制信号的变化导致将所述时序逻辑元件置于第一状态，并且其中所述输出信号中的一个输出信号的变化导致将所述时序逻辑元件置于第二状态。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于高通股份有限公司，未经高通股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200780028007.2/，转载请声明来源钻瓜专利网。
- 上一篇：数据压缩
- 下一篇：半导体集成电路、程序变换装置以及映射装置
