[发明专利]在主处理器和协处理器之间进行接口连接的方法和装置

摘要

在本发明的一个方面，提供了一种适于在主处理器和外部协处理器之间传输数据的接口。该接口适于在多个写模式下工作，其中在第一写模式中按两个时钟周期跨接口传输该写操作，而在第二写模式中按单个时钟周期跨接口传输该写操作。在另一方面，该接口适于执行由主处理器发起的第一读操作和由外部协处理器发起的第二读操作。在另一方面，该接口包括存储读操作和写操作的多个缓冲器以及选择性地切断向多个缓冲器提供的时钟信号以对往来于缓冲器的数据传输进行同步的多个时钟闸。在另一方面，该接口包括在读操作和写操作同时排队等待传输时能够被修改以在控制经由该接口进行传输操作的优先权的多个优先级之间进行选择的可选优先级方案。

主权项

1. 一种在主处理器上实现的并适于在主处理器和外部协处理器之间传输数据的接口，该接口包括：写缓冲器，其被配置为存储与所述协处理器上的位置相关的多个写地址并且存储待写入到所述多个写地址中的写数据；多个外部接入连接，其支持用于将所述主处理器电连接到所述协处理器的多条物理线，经由所述物理线来传输所述写地址和写数据；以及同步组件，其适于根据时钟从所述写缓冲器向所述多个外部接入连接传输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的写地址，而在所述写操作的第二时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的相关写数据，并且当处于第二写模式时，所述同步组件被配置为在所述第一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的所述写数据。