[发明专利]半导体存储器件无效
申请号: | 200810005561.5 | 申请日: | 2008-02-15 |
公开(公告)号: | CN101276641A | 公开(公告)日: | 2008-10-01 |
发明(设计)人: | 竹村理一郎;关口知纪;秋山悟;中谷浩晃;中村正行 | 申请(专利权)人: | 株式会社日立制作所;尔必达存储器股份有限公司 |
主分类号: | G11C11/4076 | 分类号: | G11C11/4076 |
代理公司: | 北京市金杜律师事务所 | 代理人: | 季向冈 |
地址: | 日本*** | 国省代码: | 日本;JP |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明提供一种半导体存储器件,该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作,而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块,其中,上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号,上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值,并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。 | ||
搜索关键词: | 半导体 存储 器件 | ||
【主权项】:
1.一种半导体存储器件,与具有第一周期时间的第一时钟信号同步而输入包含控制信号的外部信号,其特征在于:上述半导体存储器件与上述控制信号同步而生成第二时钟信号,并且,具有被输入上述第二时钟信号、具有预定的延迟时间而输出输出信号的第一延迟电路块,上述第一延迟电路块包括由各个延迟时间的总和被调整为上述第一周期时间的M倍的多级第一延迟电路构成的第二延迟电路块、和由各个延迟时间的总和被调整为上述第一周期时间的N倍的多级第二延迟电路构成的第三延迟电路块,其中,M、N分别为自然数。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于株式会社日立制作所;尔必达存储器股份有限公司,未经株式会社日立制作所;尔必达存储器股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/200810005561.5/,转载请声明来源钻瓜专利网。
- 上一篇:前照灯
- 下一篇:智能化高效废气净化装置