[发明专利]半导体记忆装置无效
| 申请号： | 200810099898.7 | 申请日： | 2008-06-06 |
| 公开（公告）号： | CN101345082A | 公开（公告）日： | 2009-01-14 |
| 发明（设计）人： | 增尾昭;角谷范彦;辻村和树;小池刚 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413;H01L27/11 |
| 代理公司： | 北京市金杜律师事务所 | 代理人： | 王茂华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 谋取SRAM的动作范围的扩大，和相对于多列存储单元列具有一个输出入电路的SRAM的小面积化。在具有第一及第二负载晶体管(ML1、ML2)、第一及第二驱动晶体管(MD1、MD2)、和第一及第二存取晶体管(MA1、MA2)的存储单元(20)中，附加了：介于第一比特线(BL)及第一记忆节点(D)之间的，且具有连接于第一列线(CL1)的栅极端子的第三存取晶体管(WA1)，和介于第二比特线(NBL)和第二记忆节点(ND)之间的，且具有连接于第二列线(CL2)的栅极端子的第四存取晶体管(WA2)。 | ||
| 搜索关键词： | 半导体 记忆 装置 | ||
【主权项】：
1.一种半导体记忆装置，包括：多个存储单元排列成行列状的存储单元阵列，对上述存储单元的行设置的包含第一字线的多条字线，对上述存储单元的列设置的包含第一及第二比特线的多条比特线，对上述存储单元的列设置的包含第一及第二列线的多条列线，其特征在于：上述各存储单元，包括：设置在上述比特线中对应的第一比特线和第一记忆节点之间的、由上述字线中对应的上述第一字线控制的第一存取晶体管，设置在上述比特线中对应的第二比特线和第二记忆节点之间的、由上述第一字线控制的第二存取晶体管，具有上述第一及第二记忆节点的门闩电路，与上述第一存取晶体管并联连接、并且具有连接于上述第一列线的栅极端子的第三存取晶体管，以及与上述第二存取晶体管并联连接、并且具有连接于上述第二列线的栅极端子的第四存取晶体管。
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