[发明专利]基于块的视频解码的帧存储压缩和地址映射系统有效
申请号: | 200810103045.6 | 申请日: | 2008-03-31 |
公开(公告)号: | CN101252694A | 公开(公告)日: | 2008-08-27 |
发明(设计)人: | 高红莉;乔飞;杨华中;汪蕙 | 申请(专利权)人: | 清华大学 |
主分类号: | H04N7/26 | 分类号: | H04N7/26;H04N7/50 |
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地址: | 100084北*** | 国省代码: | 北京;11 |
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摘要: | 基于块的视频解码的帧存储压缩和地址映射系统属于视频解码技术领域,其特征在于,在输入比特流经过熵解码、反变换和反量化后,对不同数据个数小于、等于16的块数据有一个采用无损定长编码方法压缩的过程,压缩时采用4种编码比特数,按照不同数据的个数进行定长压缩编码。在数据的存储方式中,对作为片外存储器的具有4个存储阵列的SDRAM进行存储时把上下左右相邻的10个宏块的数据存储在4个存储阵列的同一行,每个存储阵列的一行可以存储4个宏块的亮度数据,或8个宏块的色度数据。因而,本发明在无误差地压缩存储条件下,使写入存储器的数据减少50%左右,对存储器的行激活操作数减少85~95%左右,从而降低了带宽需求,同时也降低了能耗。 | ||
搜索关键词: | 基于 视频 解码 存储 压缩 地址 映射 系统 | ||
【主权项】:
1. 基于块的MPEG视频解码的帧存储压缩和地址映射系统,其特征在于,含有:由熵解码电路、反变换和反量化电路、加法电路、运动补偿电路、主控制器、显示控制电路、重压缩电路、第1解压缩电路、第2解压缩电路、以及存储控制器组成的解码器,还有片外存储器和显示器,其中:熵解码电路,输入是压缩比特流,输出是变换后的频域系数,反变换和反量化电路,输入端与所述熵解码电路的输出端限量,再经过反变换和反量化后得到象素域数据输出,对于I帧中的每个宏块得到的是图像数据,先进行重压缩后再帧存储,对于前向预测帧P和双向预测帧B得到的是残差数据,则需要与所述运动补偿电路输出的参考帧相加后,再进行重压缩,重压缩电路,是一块数字集成电路,以8×8的块为单位,按以下步骤进行重压缩处理:步骤(1),按以下方法判断,从所述加法电路输出的数据按原数据存储,还是对数据进行压缩再存储:若一个块中不同数据的个数大于16,则按照原数据存储,若一个块中不同数据的个数小于或等于16,则对其压缩存储;步骤(2),建立每个块的存储方式说明字段,含有:存储方式,位于第0个比特,包含按原数据存储和压缩存储两种方式,空位,位于第1个比特,编码比特数,位于第2、第3两个比特,对应于1~4比特,共4种编码的方式,字典元素个数,位于第4~7比特,对应1~16共16种字典元素个数的情况;步骤(3),若按原数据存储,则在存储说明后即为原数据;步骤(4),若压缩存储,则存储说明后为字典元素,每个字典元素用8个比特表示,字典元素的个数为步骤(2)中所述的字典元素个数所说明,字典元素后为压缩的数据,对于不同的字典元素个数,数据采用如下编码方式:1~2个字典元素,采用1比特,3~4个字典元素,采用2比特,5~8个字典元素,采用3比特,9~16个字典元素,采用4比特,步骤(5),把步骤(3)或步骤(4)的结果送入所述存储控制器:在宏块中,按照从左到右、从上到下的顺序依次把8×8块的数据输入;第1解压缩电路,是一个数字集成电路,数据输入端与所述存储控制器的输出端相连。该解压缩电路的数据输出端则和所述运动补偿电路的输入端相连,按以下步骤对所述存储控制器从片外存储器调出的压缩数据进行解压缩后,作为参考数据输入所述运动补偿电路,步骤(1′),对于一个块的第1个字节数据,判断出当前块的存储方式;步骤(2′),若为原始数据存储则把其后续数据作为象素数据依次输出;步骤(3′),若为压缩存储数据,则根据前4个比特判断字典元素的个数,记为N,并根据后续的2个比特判断编码比特数,记为M;步骤(4′),先把N个字典元素存入寄存器,再依次截取M比特根据其数据值选择相应寄存器中的数据输出,即为解压缩后的原始数据;片外存储器,与所述存储控制器互连,该片外存储器是一个SDRAM存储器,有4个存储阵列;存储控制器,把上下左右相邻的10个宏块存储在所述片外存储的4个存储阵列中的同一行,每个存储阵列的一行存入了4个宏块的亮度数据,或者8个宏块的色度数据;所述存储控制器把压缩后的数据依据显示控制电路的命令通过第2解压缩电路送入显示控制器,然后在显示控制电路控制下在显示器中显示;主控制器:通过控制总线与所述熵编码电路、反变换和反量化电路、存储控制器、显示控制电路、以及重压缩电路互联。
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