[发明专利]一种可重构的乘法器无效
| 申请号： | 200810116397.5 | 申请日： | 2008-07-09 |
| 公开（公告）号： | CN101625634A | 公开（公告）日： | 2010-01-13 |
| 发明（设计）人： | 余洪敏;陈陵都;刘忠立 | 申请（专利权）人： | 中国科学院半导体研究所 |
| 主分类号： | G06F7/53 | 分类号： | G06F7/53 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 周国城 |
| 地址： | 100083北*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种可重构的乘法器，包括：输入单元，用于将乘数和被乘数分别输出至部分积产生单元；部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元；部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元；最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元；输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。本发明能够大大提高FPGA处理数据运算的速度。 | ||
| 搜索关键词： | 一种 可重构 乘法器 | ||
【主权项】：
1、一种可重构的乘法器，其特征在于，包括：输入单元，用于将乘数和被乘数分别输出至部分积产生单元；部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元；部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元；最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元；输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国科学院半导体研究所，未经中国科学院半导体研究所许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200810116397.5/，转载请声明来源钻瓜专利网。
- 上一篇：一种保形消防水管及制造方法
- 下一篇：抗菌素阀门
