[发明专利]宽带数字信道化测向器有效
| 申请号： | 200810137315.5 | 申请日： | 2008-10-14 |
| 公开（公告）号： | CN101383691A | 公开（公告）日： | 2009-03-11 |
| 发明（设计）人： | 张文旭;司锡才;张春杰 | 申请（专利权）人： | 哈尔滨工程大学 |
| 主分类号： | H04L1/24 | 分类号： | H04L1/24;H04L12/26;H04B17/00 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 150001黑龙江省哈尔滨市南岗区南通*** | 国省代码： | 黑龙江;23 |
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| 摘要： | 本发明提供的是一种宽带数字信道化测向器。其组成包括了高速A/D、高速A/D、主FPGA、从FPGA、DSP、PLL时钟和时钟分配，两路中频信号分别输入高速A/D和高速A/D，采样后的数字信号送入主FPGA和从FPGA中进行数字化处理，主FPGA和从FPGA分别通过地址线、数据线与DSP互连，主FPGA与从FPGA之间通过数据传输线互连，主FPGA连接PLL时钟，PLL时钟连接时钟分配，时钟分配与高速A/D和高速A/D分别连接。本发明利用高速A/D完成对中频信号的采样，并采用并行交叉采样技术，用两路1GHz的A/D并行实现2GHz采样，瞬时带宽可达到1GHz，并利用两通道之间的相位差完成来波入射角度测量。 | ||
| 搜索关键词： | 宽带 数字 信道 测向 | ||
【主权项】：
1、一种宽带数字信道化测向器，其组成包括第一高速A/D(1)、第二高速A/D(2)、主FPGA(3)、从FPGA(4)、DSP(5)、PLL时钟(6)和时钟分配(7)，其特征是：两路中频信号分别输入第一高速A/D(1)和第二高速A/D(2)，高速A/D采样后的数字信号送入主FPGA(3)和从FPGA(4)中进行数字化处理，主FPGA(3)和从FPGA(4)分别通过地址线、数据线与DSP(5)互连，主FPGA(3)与从FPGA(4)之间通过数据传输线互连，主FPGA(3)连接PLL时钟(6)，PLL时钟(6)连接时钟分配(7)，时钟分配(7)与第一高速A/D(1)和第二高速A/D(2)分别连接。
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