[发明专利]SiN掩蔽技术制备纳米级CMOS集成电路的方法

摘要

本发明公开了一种SiN掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀衬底表面上的SiN，保留Ploy－Si侧壁的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy－Si；再利用Ploy－Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO₂；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

主权项

1.一种SiN掩蔽技术制备纳米级CMOS集成电路的方法，按如下步骤进行：第一步.在Si衬底(1)上热氧化一层SiO2缓冲层(2)，在该缓冲层上淀积一层SiN(3)，用于阱区注入的掩蔽；第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；第三步.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)；第四步.在N阱和P阱上热氧化生长4～8nm厚的SiO2栅介质层(7)，再分别在N阱和P阱上淀积一层120～150nm厚的p型掺杂的Ploy-Si层(8a)和n型掺杂的Ploy-Si层(8)，作为栅极，掺杂浓度＞1020cm-3；第五步.在Ploy-Si上淀积生长一层厚度为20～60nm的SiN(9)，作为栅极的保护层；第六步.在SiN层上再淀积一层120nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；第八步.在整个Si衬底上淀积一层60～130nm厚的SiN介质层(11)，覆盖整个表面；第九步.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-Si；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层4～8nm厚的SiO2，形成栅极侧壁的保护层(12)；第十步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成电沟道为45～90nm的CMOS集成电路。