[发明专利]数字PLL装置有效
| 申请号： | 200880000644.3 | 申请日： | 2008-07-08 |
| 公开（公告）号： | CN101542908A | 公开（公告）日： | 2009-09-23 |
| 发明（设计）人： | 加藤秀司 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 北京市金杜律师事务所 | 代理人： | 王茂华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 输入时钟分频单元(5)将输入时钟进行分频，输入时钟倍频单元(6)使输入时钟进行倍频。工作时钟选择单元(7)根据频率检测单元(8)的频率检测结果来选择输入时钟为高速时被分频后的时钟或输入时钟为低速时被倍频后的时钟作为工作时钟而输出到相位比较单元(2)。相位比较单元(2)以分频或倍频后的时钟进行工作，控制振荡单元(3)以使得基准信号与比较信号的相位差变为零，并使输出时钟进行跟踪。 | ||
| 搜索关键词： | 数字 pll 装置 | ||
【主权项】：
1.一种数字PLL装置，包括：工作时钟生成单元，其将输入时钟被分频或倍频后的时钟作为工作时钟来进行输出；n分频单元，其对上述输入时钟进行n分频来输出基准信号，其中n是自然数；相位比较单元，其比较上述基准信号与比较信号来输出控制信号；振荡单元，其根据上述控制信号使输出时钟的振荡频率发生变化；以及m分频单元，其对上述输出时钟进行m分频来输出上述比较信号，其中m是自然数。
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