[发明专利]一种集成电路的测试图形生成器及其测试方法

摘要

本发明涉及集成电路测试领域，公开了一种集成电路的低功耗测试图形生成器及其测试方法。该集成电路的低功耗测试图形生成器基于可重构Johnson计数器，与传统的测试图形生成器相比，所生成的测试序列可在空间域和时间域同时减少测试图形转换次数，在空间域测试图形生成频率低，在时间域对每条扫描链生成不相同的单输入变化序列，从而大大降低被测集成电路的组合逻辑电路部分的功耗和扫描链的扫描功耗。

主权项

1、一种集成电路的低功耗测试图形生成器，包括线性反馈移位寄存器，线性移相器，Johnson计数器，异或门网络；所述线性反馈移位寄存器的时钟频率为f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m为自然数；所述Johnson计数器的时钟频率为f₂，其生成序列J＝[J₁J₂...J_l]，其中l为自然数；所述线性移相器的输出序列S＝[S₁S₂...S_lS_l+1...S_N]，其中N为自然数，且N＞m，N＞l；所述异或门网络输出测试序列X＝[X₁X₂...X_lX_l+1...X_N]，其中[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列，[X₁X₂...X_l]为被测集成电路的扫描链输入序列；所述线性反馈移位寄存器、线性移相器、Johnson计数器以及异或门网络满足以下逻辑关系：(a)S＝VQ    其中V为根据线性反馈移位寄存器的本原多项式确定的变换矩阵；(b)[X1X2...Xl]=[J1J2...Jl]⊕[S1S2...Sl]]]>[X_l+1X_l+2...X_N]＝[S_l+1S_l+2...S_N]；其特征在于，所述Johnson计数器为可重构Johnson计数器，所述可重构Johnson计数器包含依次首尾串接的l个D触发器，一个二输入多路选择器，一个二输入与门逻辑电路，以及TPG_MOD使能控制端和Init使能控制端；多路选择器的输出端连接第一个D触发器的输入端，其输入端分别连接第l个D触发器的Q输出端和与门逻辑电路的输出端；第l个D触发器的Q输出端和Init使能控制端分别连接到与门逻辑电路的两个输入端；TPG_MOD使能控制端控制多路选择器的选择输出；l个D触发器的Q输出构成可重构Johnson计数器的生成序列J＝[J₁J₂...J_l]。